新手疑问：导入网表和封装问题

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新手刚接触Candence的SIP封装设计，主要是想知道这个和普通PCB导入网表和DIE封装有什么区别？
6 z6 l: e% H- E, M) a# j2 E" m1.网表都是Captue CIS软件导入的那三个 .dat 文件吗？
" I, Y8 H( y0 ]  [$ K2.网表是一样的话，他怎么知道我哪个芯片是die形式的，因为die的封装（dra和psm文件）里的焊盘应该是实际不会做出来的吧，焊盘不应该在TOP层
, l0 `: a5 e6 w" O. R( n+ _  R$ R+ E3.wire bonding那个触点是中后期加在基板上吗，那他怎么和已有的die封装组成一个symbol呢，我看别人的板子，我选择symbol是可以将bonding和die焊盘一起移动的
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amao

做封装及DIE需要专用的工具，与pcb的设计方式 最好不要混。具体方式可以看IC封装的书。

eda-chen

我也在阿毛版主楼下班门弄斧一下吧，按我个人经验：
独立的die的封装，客户基本比较专业，直接给bump 尺寸和坐标，可以直接在APD导入，进行设计；
3 T& h5 q) `: o2 n7 ]/ j" j9 _" J但是像SIP经常客户拿过来CIS原理图，这时候，我习惯仍然在allegro里面涉及，流程和PCB设计一样，这样就把die打包成和PCB库类似的lib，但建库的时候需要把bump以非导体的属性导入，然后如果是WB的话，lib的外圈放置finger，finger的序号就是原理图脚序号。
有这两种方式，就不会因为客户给的什么原始资料发愁了。