ddr3 layout求助

卐天道卍 · 发表于 2018-10-23 13:18

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两片ddr3 layout,不知道要怎么搞了，以前也没搞过，想把走线都放在内层，但感觉CPU下面的线会出不来，求指导！
公司最近在搞虚拟机，不能用电脑登外网了，只能用手机登论坛了，真是操蛋，脑子瓦特了。

huo_xing · 发表于 2018-10-26 21:18

卐天道卍发表于 2018-10-23 21:13
5 \. q+ U8 [6 C. l/ }- C& r已经是8层了，感觉cpu的ddr出pin有点怪，数据pin把地址pin完全包住了

8层pcb两颗DDR居然走不出来，这个有点玩[sub]笑吧。你去看看消费电子行业的电脑，手机，平板等，一般4~6层。
看这个cpu的引脚布局，可以考虑表层走2组数据+少量地址，底层走两组数据线+地址线。

kevin890505 · 发表于 2018-10-24 09:40

没啥奇怪额，2个DDR3可以T拓扑撒，两边DQ，中间地址刚好，然后背面走2组DQ线完全没问题，阻抗控制好 EMI也不会有什么问题的。DQ合理利用组内互换把走线顺着走出来，然后交换这样比较省空间，ADDR就那么多，从中间走出来，然后在两个DDR颗粒中间2排过孔，妥妥的

卐天道卍 · 发表于 2018-10-23 21:13

asdf193 发表于 2018-10-23 15:293 ^3 W" H/ h! g" E$ k+ y( F
那就加层呀~~都想走内层的话，同一组走一层，把线就避开了~

已经是8层了，感觉cpu的ddr出pin有点怪，数据pin把地址pin完全包住了

asdf193 · 发表于 2018-10-23 15:29

那就加层呀~~都想走内层的话，同一组走一层，把线就避开了~

renxiangbing1 · 发表于 2018-10-23 20:13

关注中

cdy · 发表于 2018-10-23 20:53

看看

卐天道卍 · 发表于 2018-10-23 21:17

ddr走线是否全部都要走内层，走表层辐射会不会过不了

hshy · 发表于 2018-10-23 21:48

8层够了，按理来说应该能走出来的

Joen0_0 · 发表于 2018-10-24 08:55

卐天道卍发表于 2018-10-23 21:13& b% k: t) R6 ~2 U% V$ @4 _$ ?
已经是8层了，感觉cpu的ddr出pin有点怪，数据pin把地址pin完全包住了

八层为什么内层走不出来！优化一下吧

asdf193 · 发表于 2018-10-24 09:35

PIN SWAP 用上呀~~同一组的数据线可以换位置的呀，方便走线呀~设计CPU的DDR的时候他们会考虑到走线的~

超級狗 · 发表于 2018-10-24 20:10

肥死卡好（Freescale）的文檔！

超級狗 · 发表于 2018-10-24 20:14

沒光（Micron）的文檔！

szkalwa · 发表于 2018-10-25 14:28

顶一下！

cooper2046 · 发表于 2018-10-25 15:09

因为是并行的数据，必须做好等长处理，否则时序不对，会读写失败

hyz12888 · 发表于 2018-10-26 09:05

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