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本帖最后由 Vincent.M 于 2009-3-27 14:40 编辑 ( B& a! b: `6 n) j: }1 z, t! `+ h
在通过电源和地路径的电流发生变化时,在电源路径和地路径的阻抗上将产生一个压降。这个压降就意味供给芯片的电压减小,可以看着是电源与地之间的电压减小或塌陷。
7 K2 P6 C$ Q6 {5 b: ^9 ?3 j但是怎么样能够减小这个噪声,难道就只有使电源路 ...# ^9 ]6 k4 `, j) |1 u' B6 L: j
even_zhou 发表于 2009-3-26 10:00 ![]() & C! M: I' K+ w+ e6 G+ L
这个问题不好回答,最好有实际经验,根据情况来逐个分析并提出解决方案,我的经验也很少,以下是我个人的总结!
2 @5 K+ Y; a; A& G' i增加旁路及去耦电容:2 [; \2 g# t3 \9 v% |: |! M: _, p
1、不同等级的电容稳压:Bulk电容为存在大量慢充放电电压的区域稳压,小电容提供少量快充放电区域的稳压
; p! N* U+ F A2 e2、不同电容值的去耦电容:低频去耦、低ESL的高频去耦电容。去耦电容要紧靠IC与电源层及地层的连接部位。 h e: `! l; Q9 `( x! |, H
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过孔:2 n# U, Q7 W9 I1 J& b% u
1、尽可能的少用过孔6 s% y8 T8 j4 A% U# @# F
2、如果必须用过孔,在过孔反焊盘不产生内电层开缝的情况下,过孔之间要紧挨着,以增加过孔间互感,从而减小电流回路总感抗
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电源和地层的分布:
- S; n$ ]4 u" `% L+ s$ R1、以增加层间固有电容的原则设计层叠方案,即产生低频去耦作用! F: m2 S8 W# a3 Y% t4 w
2、减小层间谐振阻抗:减小层间距、增大ER、增大介质损耗
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) m( V/ K4 Z/ A9 ^0 F* `2 j1 ^IC:4 |+ F- T3 j( D0 C/ s
1、选用低自感的ic封装
4 \) p" j# ?' l2、少用IC插座* E2 n% d& y+ d% y, L" T8 z
3、选用多电源管脚的IC |
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