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EDA365电子论坛网»电子社区 › 研发技术版块 › 硬件设计讨论 › 求教，FPGA引出来的DDR4读写错误，帮忙分析一下！
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求教，FPGA引出来的DDR4读写错误，帮忙分析一下！

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gavinhuang
  • TA的每日心情
    慵懒
    2022-4-7 15:32

    • 签到天数: 27 天

    [LV.4]偶尔看看III
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    1#
    发表于 2019-3-26 15:04 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    x
    总体情况：我们用FPGA挂了2通道的DDR4，读写出错，具体情况如下：
    / A( `/ W- }3 ^- t: i3 z8 L
    # F/ Q  _# m  @1、使用的是Xilinx的KU040，引出来了2个通道的DDR4，每个通道位宽是32位，每个通道由2颗x16的DDR4颗粒组成，fly-by拓扑，设计的运行频率是2133；
    - Z1 H& O7 H/ J7 p) m2、bank47、48组成CH0，bank67、68组成CH1，PCB图中，右边的两个颗粒是CH0，左边的两个颗粒是CH1；
    8 R# X; @2 E* Z7 _: N3 }3、现在出现的问题是读写出错，往DDR颗粒中写满数据，再读出来，与写入的进行对比，发现错误；
    6 R  b0 x, b+ ^/ b' i4、测试的情况是，测了3块板子，3块板子的CH0都出错，有1块板子的CH1出错，2块没有错（这些测试结果，每个CH都是基于32位位宽进行测试）；
    & J9 I( H& i$ @7 I9 A) n  ~5、重点来了，我们在逻辑程序里，把每个通道高16位的颗粒的DQ/DQS/DM信号禁掉，因为是fly-by，ADDR/CMD/CTRL禁不了，这种情况下，测试所有的板子、通道都没问题；; l9 T* s# b  j: G
    6、我们反过来把低16位的颗粒数据信号禁掉，只保留高16位的颗粒，测试有错，错误的现象、错误个数的数量级跟之前32位都测的时候基本一致；
    - C' \" k  n# E2 l- x, f$ C" T" l$ ?8 ~( X1 s/ V6 x
    综上，帮忙分析一下可能的原因？谢谢了！0 k- J7 X0 e- v* k  \

    7 ]$ s, f; L+ e' _  ^# s1、我们曾经很怀疑逻辑程序的问题，但是说不通的是，CH1没错啊，而且我们试了用极为简单的语句去调用IP核，也会出错，而且用16位程序没出错；2 q& y. Q8 ?/ X
    2、我按照FPGA的资料，仔细检查了硬件设计，也没发现什么错误；; i  o. F  d; p  k
    6 K0 U' ~3 y$ x7 l

    # ^0 c; A6 ^8 l) o
    6 y" F7 k3 F9 n 2 q* B. |( Z' b$ d2 S
    ; J+ g1 \2 M0 V

    % a2 }- K) R/ T# a, m7 G' D: S
    4 a8 T1 s% F7 `! G 9 S, V1 z' n' a. c# H( I7 X1 s; v

    * `$ [: `! C* h. e, e
      L- |; c, R. _9 m2 ~* \" s2 l# Q7 z4 o1 D6 }' ]

    " ^, V9 {# [. F: ~- E% j$ F% Z
    $ ]0 ]: {2 d, _9 S

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    gavinhuang
  • TA的每日心情
    慵懒
    2022-4-7 15:32

    • 签到天数: 27 天

    [LV.4]偶尔看看III
    来自 22#
     楼主| 发表于 2019-3-29 18:10 | 只看该作者
    xbin 发表于 2019-3-29 17:09" V  ]  h$ [: G3 i# D# Z
    尴尬了，第三点，看来还是硬件的问题呀。这锅你要背了。
    * [$ v7 }* a0 T5 t' q" q9 }
    是啊，早就基本上指向硬件了，但是就是找不到硬件的问题点。3 D5 B$ p! i) O8 `* m5 i
    , u) o( ?7 D# [( `4 l
    最新消息：
    : P& q% z+ J9 L& G* F1、请看以下图一官方推荐的拓扑，地址/命令/控制线在外部有端接电阻上拉到0.6V-VTT，今天在其中一块板子上试了一种办法，就是把地址/命令/控制信号的外部端接电阻从39.2欧换成了49.9欧，然后这块板子没出问题了！！！！
    / r5 x/ j! X6 \8 }& W2 D2、图二是官方对于图一拓扑上各个走线区域的走线要求；8 c6 l1 G% d# a
    3、我想不通：
    7 h4 |% V/ Y' W3.1)、官方推荐的端接电阻是39.2，我就是按这个阻值做的，这个端接电阻怎么至于影响这么大，从来没见过DDR需要换这个端接电阻的；4 _2 Z# E2 m3 X: L0 ~; X# @3 e8 k% q4 ?
    3.2)、唯一比较合理地解释是，我主走线（控36欧姆）的区域，占总长的比例太小了，因为这个板子上，DDR颗粒距离主控芯片实在太近，除了两头BGA的fanout区域，能够正常控阻抗的区域实在太短了，现在从FPGA到第一个颗粒的长度，总长也就1700mil左右，两个颗粒之间的距离大概450mil，能控36欧姆的走线长度，有的信号上只有两三百mil，难道是这个原因，所以50欧姆的端接更匹配？
    0 }4 S9 h9 M$ w8 L$ t/ A' d7 U" h4 }1 B3 i2 g' ]6 j

    ( R4 ^3 j; d, g7 n$ b; q0 Z
    5 [9 v/ B) u) V: N

    点评

    jeamy
    您好 我的板卡也遇到了一样的问题，终端匹配换成50欧后无错误的最高速率有提升，但是跑不到最高速，请问您找到问题原因了吗？  详情 回复 发表于 2020-10-20 18:23
    xbin
    https://forums.xilinx.com/t5/Memory-Interfaces/Fly-by-ddr3-termination-value/td-p/809007 官方有个提问，说RTT影响DDR3使用频率。  详情 回复 发表于 2019-3-29 19:10
    xbin
    参考设计用5个DDR，你这个用2个而已，是不是也和这个有差异。有没有高速示波器，可以看看Addr在RTT的信号怎么样，说不定之前过冲下冲严重导致异常？  详情 回复 发表于 2019-3-29 18:56

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    gavinhuang
  • TA的每日心情
    慵懒
    2022-4-7 15:32

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    [LV.4]偶尔看看III
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     楼主| 发表于 2019-3-29 10:52 | 只看该作者
    本帖最后由 gavinhuang 于 2019-3-29 11:02 编辑 : M% x& x' N1 t9 f8 |  z$ A
    xbin 发表于 2019-3-28 13:241 C8 w6 z# h( `9 m1 W
    降到1600有改善，不是说明和信号完整性有关吗？FPGA和DDR芯片底下电源正常吗

    ! R+ P  s2 s0 x) i3 Y1、本来FPGA内部就能自动调整DQ、DQ是的读写时序，能够调整的幅度多达75ps，再看下面的第一张图，从2133降到，1600，时序的裕量又多了78ps，这两个裕量加起来，至少150ps；) L5 l8 a9 _4 Q0 }" o

    & I* ]" x0 O  A# q# T' n! Y2、看下面的第二张图，地址控制线这些信号，从2133降到1600的情况下，时间裕量多了124ps；- T! H$ m+ G" Z7 v- V$ M6 E
    1 m, ]6 ]3 |" A# z; q" s
    我以前做过3年多的SI，后来转行做硬件，现在原理图、PCB都是自己画的，虽然SI方面的知识也很有限，但是我画PCB的时候已经尽量按照我的SI方面的知识去画了，我自认为一般需要关注的点我都注意到了，我实在不相信我画的这个板子连1600都跑不了，而且用的这颗FPGA，IP核配置的时候，最低也只能配到1600了。7 ~4 E( n) {1 M5 P( l- ]& K
    还有，禁掉高位颗粒，只留低位颗粒的情况下，跑2133完全没问题。
    0 m* o+ Y. Y2 ^& _+ A' {7 Q, b8 a2 q- T
    & H7 n) Q3 Y4 a) W. `  p

    ' Q  d9 B) }# ~9 ^  q- |3 s+ V' J# R0 a7 k, ]+ j

    9 b( s% Q  i& m2 B0 m7 {$ O- g4 x

    点评

    xbin
    1. 原理设计这块，官方有参考设计吗，有没有不一致的？ 2. 芯片底下电源正常吗 3. 有没有官方的demo板，让FPGA跑跑看，有没有bug？  详情 回复 发表于 2019-3-29 16:41

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    gavinhuang
  • TA的每日心情
    慵懒
    2022-4-7 15:32

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    [LV.4]偶尔看看III
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     楼主| 发表于 2019-3-27 21:35 | 只看该作者
    gabbana0529 发表于 2019-3-27 11:13
    ( V% ~" N7 f8 @  E* u6 g看layout高速线换参考层有没有补电容或是打via孔. 等线长检查. 用频谱看2.5G附近有无干扰. 确认公板有无一 ...

    1 M/ P  ~4 ~& I  Y6 @7 y谢谢回答。
    $ q/ o& {! i& p8 j, w没有换参考层，数据和地址都参考的是GND；
    . y  b9 O- v" X% w' @6 o等长检查了没问题；
    9 z; K$ X" d  x: m2.5G的频谱暂时没办法看；
    2 Y  X, r. ~/ }我们这个PCB跟xilinx的开发板差异大，不太具有对比性，不过原理方面确实是参考了开发板，开发板肯定没问题啊；
    2 n6 {6 U6 @5 _从2133降频至1600有改善，但是还是有错，我觉得降到1600了，时序、信号质量方面的余量应该很充足了，不应该再出错了才对，所以我倾向于不是信号完整性方面的问题。4 ?6 \* _5 L  q  \; X! g

    8 R8 D1 L2 @, T8 M! J% [

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    xbin
  • TA的每日心情
    奋斗
    2021-3-10 15:58

    • 签到天数: 11 天

    [LV.3]偶尔看看II
    2#
    发表于 2019-3-26 18:53 | 只看该作者
    能否降频使用，降频低16位有没有出错

    点评

    gavinhuang
    谢谢回答。从2133降频至1600有改善，但是还是有错，我觉得降到1600了，时序、信号质量方面的余量应该很充足了，不应该再出错了才对，所以我倾向于不是信号完整性方面的问题。  详情 回复 发表于 2019-3-27 21:16

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    gabbana0529

    该用户从未签到
    4#
    发表于 2019-3-27 11:13 | 只看该作者
    看layout高速线换参考层有没有补电容或是打via孔. 等线长检查. 用频谱看2.5G附近有无干扰. 确认公板有无一样问题. 改bootstrap降外频测试.

    点评

    gavinhuang
    谢谢回答。 没有换参考层，数据和地址都参考的是GND； 等长检查了没问题； 2.5G的频谱暂时没办法看； 我们这个PCB跟xilinx的开发板差异大，不太具有对比性，不过原理方面确实是参考了开发板，开发板肯定没问题啊  详情 回复 发表于 2019-3-27 21:35

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    bluskly

    该用户从未签到
    5#
    发表于 2019-3-27 11:30 | 只看该作者
    还是降频看看能稳定不，不能稳定的话基本也不太可能是layout的问题。

    点评

    gavinhuang
    谢谢回答。 从2133降频至1600有改善，但是还是有错，我觉得降到1600了，时序、信号质量方面的余量应该很充足了，不应该再出错了才对，所以我倾向于不是信号完整性方面的问题。  详情 回复 发表于 2019-3-27 21:36

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    Frank9523

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    6#
    发表于 2019-3-27 13:47 | 只看该作者
    楼主有做过FPGA的DRAM Training吗？' H+ M, k# w7 z7 s4 N

    点评

    gavinhuang
    谢谢回答。 我不知道您说的FPGA DRAM Training是啥意思？我们应该没做过，您能更加详细地说一下吗，谢谢了。  详情 回复 发表于 2019-3-27 21:38

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    gavinhuang
  • TA的每日心情
    慵懒
    2022-4-7 15:32

    • 签到天数: 27 天

    [LV.4]偶尔看看III
    7#
     楼主| 发表于 2019-3-27 21:16 | 只看该作者
    本帖最后由 gavinhuang 于 2019-3-27 21:26 编辑 ' A5 X6 H6 s, n; H  q, G5 [4 g/ d
    xbin 发表于 2019-3-26 18:53
    9 ~/ v3 }. A6 f6 h9 e1 f4 g能否降频使用，降频低16位有没有出错
    + E: ^! C* f6 ^7 ~9 F& J  k
    谢谢回答。) N& I& g0 {# U3 F
    从2133降频至1600有改善，但是还是有错，我觉得降到1600了，时序、信号质量方面的余量应该很充足了，不应该再出错了才对，所以我倾向于不是信号完整性方面的问题。; k+ @" K/ g+ I! v/ s# _+ a: B
    ' {3 D- d8 \4 a* U' C1 ^: ~# j

    : d7 ^1 ~3 V; Y8 c1 B0 m4 Q# z1 H9 C如题目所说，禁掉高16位颗粒，只留低16位的颗粒的时候，完全没错，运行频率是2133都没错；: l. u* {0 t. I$ q
    然而反过来，禁掉低16位颗粒，只留高16位颗粒的时候，依然有错，错误数量跟32位运行的时候是同一个数量级的。5 a* H6 V9 [8 r- _- {# t2 U

    点评

    xbin
    降到1600有改善，不是说明和信号完整性有关吗？FPGA和DDR芯片底下电源正常吗  详情 回复 发表于 2019-3-28 13:24

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    gavinhuang
  • TA的每日心情
    慵懒
    2022-4-7 15:32

    • 签到天数: 27 天

    [LV.4]偶尔看看III
    9#
     楼主| 发表于 2019-3-27 21:36 | 只看该作者
    bluskly 发表于 2019-3-27 11:30
    6 `% {( l% Y3 z' v4 a: A8 A还是降频看看能稳定不，不能稳定的话基本也不太可能是layout的问题。
    ' J8 s8 D- z; f8 L' y+ H- B% f  e
    谢谢回答。- T+ M4 k4 w+ Q3 y" c6 l# g, R6 e% a! u  C
    从2133降频至1600有改善，但是还是有错，我觉得降到1600了，时序、信号质量方面的余量应该很充足了，不应该再出错了才对，所以我倾向于不是信号完整性方面的问题。
    4 W  k9 m* ?- c' i

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    gavinhuang
  • TA的每日心情
    慵懒
    2022-4-7 15:32

    • 签到天数: 27 天

    [LV.4]偶尔看看III
    10#
     楼主| 发表于 2019-3-27 21:38 | 只看该作者
    Frank9523 发表于 2019-3-27 13:47
    # ?) s4 \1 c' g1 J/ _0 U楼主有做过FPGA的DRAM Training吗？

    ! K( c1 w2 I0 K9 L# \2 Y谢谢回答。5 z1 }( j1 s* T) i4 O* x; q
    我不知道您说的FPGA DRAM Training是啥意思？我们应该没做过，您能更加详细地说一下吗，谢谢了。" F% i* N4 c- f9 V# w0 p8 r

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    Frank9523
    就是根据你布板的走线长度，计算出板间延时参数。xilinx可以进行training algorithms。之前在zynq平台遇到过类似的问题，就通过修改板间延时参数解决的。你可以看下下面这个链接。https://www.xilinx.com/support/an  详情 回复 发表于 2019-3-28 08:54

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    Frank9523

    该用户从未签到
    11#
    发表于 2019-3-28 08:54 | 只看该作者
    gavinhuang 发表于 2019-3-27 21:38
    ! ~; R+ ]2 I- s3 m0 {" `( C谢谢回答。6 S7 \9 x/ l4 Y" @. S
    我不知道您说的FPGA DRAM Training是啥意思？我们应该没做过，您能更加详细地说一下吗，谢谢 ...
      n0 e+ i4 L  [# T
    就是根据你布板的走线长度，计算出板间延时参数。xilinx可以进行training algorithms。之前在zynq平台遇到过类似的问题，就通过修改板间延时参数解决的。你可以看下下面这个链接。https://www.xilinx.com/support/answers/46778.html* [" {* r& j7 w7 q
    * P9 g' ]( ~; s# O& _4 H( _3 l9 ]  t. n

    : _+ g# N: R. H' k
    # E2 E4 G) Z' U' W5 W/ K

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    gavinhuang
    谢谢。我们布板的时候已经考虑封装的延时进行等长了，等长方面应该没问题。你发的那个链接，我看了一下，只针对于Zynq系列的器件，我们用的KU系列，没有这个东西。  详情 回复 发表于 2019-3-28 09:59

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    gavinhuang
  • TA的每日心情
    慵懒
    2022-4-7 15:32

    • 签到天数: 27 天

    [LV.4]偶尔看看III
    12#
     楼主| 发表于 2019-3-28 09:59 | 只看该作者
    Frank9523 发表于 2019-3-28 08:54' c& S; C* i* j$ @( J( M
    就是根据你布板的走线长度，计算出板间延时参数。xilinx可以进行training algorithms。之前在zynq平台遇 ...
      `  {, n" J: S" Z4 C7 e
    谢谢。我们布板的时候已经考虑封装的延时进行等长了，等长方面应该没问题。你发的那个链接，我看了一下，只针对于Zynq系列的器件，我们用的KU系列，没有这个东西。
    ! n1 R6 _. Y4 _+ ]3 i1 c

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    xbin
  • TA的每日心情
    奋斗
    2021-3-10 15:58

    • 签到天数: 11 天

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    13#
    发表于 2019-3-28 13:24 | 只看该作者
    gavinhuang 发表于 2019-3-27 21:165 h/ l, o$ P' f
    谢谢回答。
    / u; O$ n4 \1 Z, y  @( p# z6 |5 E从2133降频至1600有改善，但是还是有错，我觉得降到1600了，时序、信号质量方面的余量应该很 ...

    . X  R: J* j% A降到1600有改善，不是说明和信号完整性有关吗？FPGA和DDR芯片底下电源正常吗) T* q4 C/ i" k; U5 @

    点评

    gavinhuang
    1、本来FPGA内部就能自动调整DQ、DQ是的读写时序，能够调整的幅度多达75ps，再看下面的第一张图，从2133降到，1600，时序的裕量又多了78ps，这两个裕量加起来，至少150ps； 2、看下面的第二张图，地址控制线这些  详情 回复 发表于 2019-3-29 10:52

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    kevin890505

    该用户从未签到
    14#
    发表于 2019-3-28 17:32 | 只看该作者
    低位没问题，高位没问题，是不是因为fly-by要不同颗粒DQ要对齐？FPGA不知道是怎么玩的，CPU类的是自动校准，计算到每个颗粒的延时然后自己设置好寄存器。你问下FPGA的看看。

    点评

    gavinhuang
    谢谢回答。 你说的不同颗粒DQ对齐是什么意思呢？现在我们低位颗粒上的数据是DQ0-15，高位颗粒是DQ16-31，不知道你说的是不是这个意思。 我一直在怀疑是不是FPGA的哪些设置没打开，但是让FPGA逻辑工程师确认了，  详情 回复 发表于 2019-3-29 11:11

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