捷波公司的电脑主板！（大家来找碴）！！！

徽之兴 · 发表于 2011-4-4 11:10

没装Allegro，看不了;)不过要顶一下

teltium · 发表于 2011-4-4 15:49

好好学习一下了哈哈

hualu2951 · 发表于 2011-4-6 11:59

楼主写的真好学习了

cccccc32 · 发表于 2011-4-6 14:10

好帖子学到很多东西

紫云卿 · 发表于 2011-4-29 09:52

其实，楼主举得例子中的问题，在我们公司稍微有经验的layout工程师，都不会犯这种问题，例如铺铜进焊盘啊，BGA的pin脚间穿线不在中间啊，走线不是45度拐角等等，这个铺铜的小锐角处理我想很多layout工程师都会遇到这样的问题，因为休整铺铜确实需要大量的时间，很多工程师都明白这个道理需要休整，可是时间限制的问题，都不会再仔细的去整改了，因为在规定的时间内，加班加的晕头转向都勉强将板子设计完，高速信号的额外处理都要占去很多时间，铺铜的处理最多使用半天时间进行，这已经是极限时间了。
所以说，layout设计有的时候也是一件很纠结的事情。
其实，设计质量的好坏，除了layout工程师本身细心程度、责任心程度外，layout负责人的规划及规范的制定也是很必要的，毕竟每个公司都有layout新手，在没有足够经验的同时，他们的设计质量完全是要靠设计规范来约束的。
希望楼主能再多贴一些比较好的板子，例如sony这类铺铜处理的严谨性及他们这样处理的原因，因为只有了解了它们的危害性，许多工程师才会警醒，避免因为觉得不会有太大问题而忽略细节的处理。
另外有个问题想要请教：对于6层板的叠层，50欧姆阻抗控制的线进BGA080封装的芯片，只有4mil宽的线能进入，那么进入BGA080时就要将线宽变细，从而造成阻抗不连续状态，这又怎么避免？因为50欧姆的线宽按假八层的叠层来设计，线宽也只能做到6mil。如果按照正常的6层板叠层，top/bottom线宽要8.5mil，内层要就做到23mil，这样进入例如想DDR这类BGA080的芯片，变线宽4mil完全不行，假八层成本要高些，可是也要6mil变4mil，对于DDR3这样高速率的线，变线宽一样阻抗不连续，这种阻抗不连续造成的影响大还是小谁也无法测量出来。
因此，6层板的设计，至今觉得没有什么好的解决方案，如果楼主有好的方案，希望能够共享一下，这个回复不知道怎么贴图片，本来是想发个叠层图片的，发不了。唉。

niuwa · 发表于 2011-4-29 14:10

这个真的加工出来了？还做成了主板？偶滴神哪。想想那些线的处理我就鸡皮疙瘩，捷波？记住了。

每天学一点 · 发表于 2011-5-17 09:45

值得学习

wojiushiljg · 发表于 2011-5-23 14:13

收获不少，谢谢分享

moioye · 发表于 2011-5-25 14:16

ccj424 发表于 2008-3-27 11:37
2 B+ _" A2 U3 r) b9 y+ L+ Y一般情况下我采用填补的方式把他填充成钝角。不知道这样是否能行得通，请高手指点。谢谢！

不同公司不同的要求吧，我们在处理的时候只要不是45度角就行，一般都是两个135度角加一个90度角。

bluemare · 发表于 2011-5-30 21:20

看了lz的剖析，才发现不能迷信主板啊，lz真nb

elfkid · 发表于 2011-8-23 14:52

好贴，学习学习

routon · 发表于 2011-8-25 14:41

这个板子看过，感觉最大的问题不在这些细节，一个用四层板完成的带DDR的主板，试想性能能好到哪里去？不知道大家有没有看DDR部分的走线，乍一看有蛇形线，其实走线管理器里面根本就没有等长设置。再者，地址线、数据线胡乱走一通，好才怪呢。很多电源类型，竟然在一个平面里给分割够了，PF。

neon · 发表于 2011-8-25 22:44

学习了，楼主威武

blue_dh · 发表于 2011-8-26 10:22

说实话,只能理解一部分,继续学习了

NIWO99 · 发表于 2011-8-26 11:46

学习了，谢谢！

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