捷波公司的电脑主板！（大家来找碴）！！！

wangjunchao401 · 发表于 2011-2-27 14:39

看来LAY OUT 是个细活啊

HNJZZHOURUI · 发表于 2011-3-20 19:08

楼主好给力

come_on · 发表于 2011-3-24 20:36

好贴，学到很多！

Dandy_15 · 发表于 2011-4-2 16:35

mzsuper 发表于 2008-3-27 10:53 1 B0 N# r9 Q* Q- d
layou对主板function的影响应该不大,大概在20-30%
% w( u# ]# y0 r但是大约60%emc问题都可以在layout的时候解决: u8 |" b6 b4 E5 S5 w
我们这边 ...

请如果在电感下布地线，这样行不？

Dandy_15 · 发表于 2011-4-2 17:24

cmos：
有几个问题想请教你，
1:shape的边界必须在格点上，grid-off是不允许的。就是关于gird是怎么设的，设多少，有什么要求。还有布线时grid与铺铜时的grid设得在样吗，那布局时呢，该怎么设。
2、shape不能跨越焊盘，进入器件内部。为什么，有点资料是讲，对于退藕电容，最好就近对地或电源层打孔，这样对于比较大的电容，如1206,3216,3528之类的大电容，让shape进入焊盘,再向中间打孔。这样不就矛盾了吗，想知道为什么不能让shape跨越焊盘。谢谢！

徽之兴 · 发表于 2011-4-4 11:10

没装Allegro，看不了;)不过要顶一下

teltium · 发表于 2011-4-4 15:49

好好学习一下了哈哈

hualu2951 · 发表于 2011-4-6 11:59

楼主写的真好学习了

cccccc32 · 发表于 2011-4-6 14:10

好帖子学到很多东西

紫云卿 · 发表于 2011-4-29 09:52

其实，楼主举得例子中的问题，在我们公司稍微有经验的layout工程师，都不会犯这种问题，例如铺铜进焊盘啊，BGA的pin脚间穿线不在中间啊，走线不是45度拐角等等，这个铺铜的小锐角处理我想很多layout工程师都会遇到这样的问题，因为休整铺铜确实需要大量的时间，很多工程师都明白这个道理需要休整，可是时间限制的问题，都不会再仔细的去整改了，因为在规定的时间内，加班加的晕头转向都勉强将板子设计完，高速信号的额外处理都要占去很多时间，铺铜的处理最多使用半天时间进行，这已经是极限时间了。
所以说，layout设计有的时候也是一件很纠结的事情。
其实，设计质量的好坏，除了layout工程师本身细心程度、责任心程度外，layout负责人的规划及规范的制定也是很必要的，毕竟每个公司都有layout新手，在没有足够经验的同时，他们的设计质量完全是要靠设计规范来约束的。
希望楼主能再多贴一些比较好的板子，例如sony这类铺铜处理的严谨性及他们这样处理的原因，因为只有了解了它们的危害性，许多工程师才会警醒，避免因为觉得不会有太大问题而忽略细节的处理。
另外有个问题想要请教：对于6层板的叠层，50欧姆阻抗控制的线进BGA080封装的芯片，只有4mil宽的线能进入，那么进入BGA080时就要将线宽变细，从而造成阻抗不连续状态，这又怎么避免？因为50欧姆的线宽按假八层的叠层来设计，线宽也只能做到6mil。如果按照正常的6层板叠层，top/bottom线宽要8.5mil，内层要就做到23mil，这样进入例如想DDR这类BGA080的芯片，变线宽4mil完全不行，假八层成本要高些，可是也要6mil变4mil，对于DDR3这样高速率的线，变线宽一样阻抗不连续，这种阻抗不连续造成的影响大还是小谁也无法测量出来。
因此，6层板的设计，至今觉得没有什么好的解决方案，如果楼主有好的方案，希望能够共享一下，这个回复不知道怎么贴图片，本来是想发个叠层图片的，发不了。唉。