capture导allegro的网络表是很严谨的！需要满足那些条件就不会报错呢？

leavic

30# zyylover
试试这种做法：
8 p0 M) q4 U& q7 n+ X1 K在系统环境变量中加入一个变量：IGNORE_PROP
变量值为：device
: b( v. G$ }  K. E/ F1 h% ?% L- q
这个变量可以忽略device值的设定，即使不删除device属性应该也可以正常导出网表。

lindawang117

前一阵子刚弄明白，现在说起的确需要总结一下。

zyylover

31# leavic
0 h& i4 y. a2 c- p% h  E' w是在“我的电脑---->属性---->高级---->环境变量”这里面设置吗？
0 l/ e+ M& r! v% g' R其实我一直没搞懂安装软件时就要设置的这个东西有什么作用，呵呵！我去试一下你说的方法。这样做对我的PCB板不会有任何影响吧？！

leavic

33# zyylover
5 K& K2 F5 z) _% p- @! I( O- ~这个变量就是转么为过去老的网表转法中元件device属性相同而导致无法使用新转法而设计的，会自动忽略这些相同的device属性。

xinghong3208

了解了

zyylover

嗯，知道了。

lml2525

大家讨论的很精彩，学习了。
( M) e6 o. ?% K, I2 x36# ZYYLOVER 环境变量改了之后，是不是就行了？

yinyin

学习中

榴莲之乡

6楼的：
% {0 ]7 u0 @  _, h1 o- L% Z! \#  这个是非法字符。

lcywzg2008

学习先

yiwei

学习了

123mcu

allegro 15.2中DXF输入的注意事项
7 _0 P7 ^' ^8 D' s7 [0 e
) Z! j5 F- C. m- X2 A+ \
* j, }  N0 L  y9 S1. DXF文件所在目录的所有文件夹均不能包含有空格，在有空格的文件夹里输入DXF文件失败后，需将有空

格文件夹的空格符号去掉，或将DXF文件放入无空格文件夹内，然后必须重新选 “File - Import - DXF "
4 O, \# j7 {2 j: s
2 b6 u6 V+ E0 b3 J" y命令。

2. 输入到 ALLEGRO 里的文件将按 CAD 里的原点值。

123mcu

Capture转allegro 15.2网络表的注意事项
1 [  q2 R6 W1 u+ f: P- j
; t$ j. Z( e' [9 C
5 ~2 q1 ?, v6 n4 W* R1.原理图与PCB封装的管脚号不能多，也不能少。
4 ?: X. B* M+ Y, @' Z! D6 B2.原理图和PCB文件名不能是中文。
3.在原理图编辑器里编辑元件（edit part)时,不能增加元件脚。
& U- `( z( l6 p) V& \* W1 w5 I4.不能从其它原理图里COPY PART 到正在编辑的原理图内，否则不能生成网络表。
5.元件脚的名称Name和管脚号Number不能有重复。
6.Capture元件库里的元件名称不能含有中文.

flylxt

30# zyylover
* G) t& y9 l# w试试这种做法：
在系统环境变量中加入一个变量：IGNORE_PROP
变量值为：device

5 i3 c* N5 y2 L. H  W$ V这个变量可以忽略device值的设定，即使不删除device属性应该也可以正常导出网表。
: s) f* b. C* f  z  \leavic 发表于 2009-5-16 09:39

9 p/ z6 i1 W  p学习了，谢谢！

oulen

学点英文看懂提示就好啦，慢慢积累吧