差分时钟信号完整信仿真问题

suven · 发表于 2010-5-11 17:32

EDA365欢迎您登录！

您需要登录才可以下载或查看，没有帐号？注册

x

问题是这样的：差分时钟管脚间连了个无源器件Resister ，当选择CK时，同时把关联的CK#也选上了。
然后用Board Wizard 进信信号的完整性分析时，仿真不出来，报告是：
   NET = DDR2_CLK_0#, SDR_CLK_0#, SDR_CLK_0, DDR2_CLK_0
   ** Warning(Severe) ** Could not analyze SI; DC operating points not valid; check model thresholds
   按照提示检查了模型的阈值是250mvfile:///C:/DOCUME~1/ADMINI~1/LOCALS~1/Temp/msohtml1/01/clip_image001.gif，该IBIS模型是Micron主页下的MT47H32M16BT-5E。
请问：问题出现在哪里呢，实在没办法，所以上来请教高手！