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PCB叠层到底怎么设置的?

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    1#
    发表于 2010-7-12 21:03 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    本帖最后由 scofiled 于 2010-7-12 21:07 编辑 + r) Q/ Y" c: q+ l, s

    , \( j. h, W( y2 L3 ?9 y' l ) A+ C% ~1 ~# F  w8 I6 {# k: t) w
    此图只有一个芯板层!
    6 C! N( F  @. C! A
    - H" k/ u) n5 N此图中有两个芯板层!$ Q6 A- |# T" v* p

    0 L. {* X* T  l+ h; v) ~( U
    2 L" c0 p4 P# w& D* YPCB做板时,叠层到底是怎么设置的?; n7 m5 E/ f( ~, C) X' ]$ U$ {
    请大家指教!

    该用户从未签到

    2#
    发表于 2010-7-12 23:56 | 只看该作者
    上面是FOIL叠法,下面是CORE叠法
    ( S8 `/ M% G* G& K" d# E3 c0 ^( L& Z上面的常用,下面的多数用于不同板材混压

    评分

    参与人数 1贡献 +5 收起 理由
    chenxztiger + 5

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    该用户从未签到

    3#
    发表于 2010-7-13 15:46 | 只看该作者
    第一张图是使用了一张core,第二张图是使用了两张core
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    4#
     楼主| 发表于 2010-7-13 16:02 | 只看该作者
    请问2楼,一般多层板如4、6、8及以上,一般都是您所说的FOIL叠法吗?7 v( X! a0 A+ k( j
    谢谢!

    该用户从未签到

    5#
    发表于 2010-7-13 20:44 | 只看该作者
    对,一般都是FOIL叠法

    该用户从未签到

    6#
    发表于 2011-2-15 10:16 | 只看该作者
    这个会有什么区别吗??
    ! S- Y& w: c. \2 I  p- s5 i5 u" l1 H

    该用户从未签到

    7#
    发表于 2011-2-15 13:49 | 只看该作者
    等待中》》》》

    该用户从未签到

    8#
    发表于 2011-2-15 15:56 | 只看该作者
    貌似pp与core在压合后介电常数是不一样的
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