DDR3地址线规则

卢磊 · 发表于 2020-6-8 14:19

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本帖最后由卢磊于 2020-6-8 14:24 编辑

今天打开一个前辈获奖作品，想问FLAY-BY结构，DDR3地址线ESC要分DM2_DDR0_AO,DM2_DDR0_A2,DM2_DDR0_CLK0-,DM2_DDR0_RSTN要分4组，如果是我就分1组了。DDR3地址线统一DM2_DDR0_AO，里面有啥奥秘吗？

artic · 发表于 2020-6-8 16:27

我觉得是个人习惯问题。我两种规则都搞过，但是allegro里面感觉分4组的话比较清楚。

卢磊 · 发表于 2020-6-8 17:32

artic 发表于 2020-6-8 16:27- g, Q& N/ n8 ]# ?. i
我觉得是个人习惯问题。我两种规则都搞过，但是allegro里面感觉分4组的话比较清楚。

加入我把DM2_DDR0_A0规则换成DM2_DDR0_A2，等长报错

muzhengdong · 发表于 2020-6-8 23:17

严谨的说法就是细分

卢磊 · 发表于 2020-6-9 08:00

那位大佬能开膛DDR公益讲堂

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