【原创】理性认识SQ的时序仿真功能（不断更新中）_如需转载，请务必征得作者同意

stupidboy

原帖由 cmos 于 2008-4-24 13:29 发表
. q& M  A  o- c5 l* x. t

buffer如同一头牛，负载如同车，牛拉1辆车和拉4辆车的速度是不同的。buffer delay如同牛拉车的速度。挂的车太多，负载就过重。挂的车少，牛跑的太快，容易出交通事故，出现过冲。

2 a; X& B3 e' D6 C3 m0 v
4 R6 q2 \' M4 |8 g" l+ b; `; w, f要从电磁波或电气的角度来解释，这样解释太粗糙了
/ d# v- a! U4 G- `' Z是不是会出现振铃或反射等，使达到（相对稳定的电压）Vmeans的时间发生变化？至于为什么会变化呢？？？假如外接负载恰好满足要求时，其Tbufferdelay的时间大概为多少？当超载了呢？其时间是变为多少？？？

zhutou250

大家就是要多多讨论这个

hisunzh

学习学习，正在弄呢

cmos

原帖由 stupidboy 于 2008-4-24 19:23 发表
4 r" ]6 M! _& x- w4 |
( V9 b: c8 K7 C. t2 H
要从电磁波或电气的角度来解释，这样解释太粗糙了
; u7 C/ J% ]2 a0 g0 B; ~是不是会出现振铃或反射等，使达到（相对稳定的电压）Vmeans的时间发生变化？至于为什么会变化呢？？？假如外接负载恰好满足要求时，其Tbufferdelay的时间大概 ...

/ R3 Z4 a& l! Z. P' E  \
; ^1 P: J- ~. `) Q, Y+ D9 i从电磁波角度解释就需要做ansoft工具作3维的磁场仿真，这个好像不太可能，没有这么复杂的3维模型。
电气特性，就是spice level的仿真就够了，牛拉车的说法只是一种比喻，我还想不出更好的比喻了。
1 `1 `' H3 ~+ }8 z. ~: o! I所谓参考的vmeasure电压，只是给一头机械牛，因为这头机械牛的表现是稳定的，
其他牛拉车都给予机械牛作为参考而已，你说的具体delay时间都可以仿真获得。具体case，具体数据，没有哪个数据能涵盖一切case的

ggzzc

学习了

forevercgh

Vmeas and test load descirption
前面已经讲过Tco概念，那么手册中的Tco是如何得到的呢？
5 N$ j. w% [6 j请看下图，半导体厂商首先会根据芯片特性确定具体的test load（不要深究为什么如此，如果想清楚理解，意味着你要进入一个新的领域----IC测试），我们的probe点即为T点，Tco的定义即为从时钟输入到数据输出的时间，而数据输出的时间点的确定即为T点波形上升为Vmeas的时间点。
4 }$ F& q! ]9 J  B" x+ E  [
/ g: |' ^" m0 ^% JVmeas为半导体厂商用来为输出buffer（当然包含output ，I/O，3-state）确定板级延时特性的电压参考点
2 i: o! X, i! d/ w; G  uVref，Rref，Cref为半导体厂商用来指明传输延时和输出buffer开关特性的test load
6 j! ~+ X( {4 C8 v
5 e+ P: Z3 D; y1 |1 Z- P
举个例子


* l+ T2 \% f& Z( v' y这是取自一个ibis model clk buffer的test laod及Vmeas参数
9 V6 p3 I1 @: z4 D- h) G. p下面分别用SQ和hyperlynx搭建起test load
& n3 z- h" i: ?' J1 o1 f) f

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, s. \6 G6 m3 f- P8 z
理解不妥之处，烦请指正

( r& d8 T. s2 d" J; U[ 本帖最后由 forevercgh 于 2008-4-29 11:03 编辑 ]

Allen

顶一下版主精彩的描述，只有在多讨论中才有收获。
负载比喻成牛拉车是很形象的，为理解方便，也可以简单地把负载看成一个电容，毕竟在RLC参数里，电容是最重要的，负载重就相当于电容大，电容大充电时间就长，信号上升就变缓。

cmos

就我个人理解，外围test load，就是所谓Cref的具体值，来源于在芯片设计中对于板极最大负载的考量（是否是最大值也许存在争议，但50pf也够大了）。就是从drive 端往外看的所有电路的一个等效模型。
1 B& ^, D- `7 b" |* s. C) N! T# U然后其余各种case，都是根据这个等效模型的一个参考。


- B. T2 k, v0 X9 x) ECref在芯片设计中也有其自身的指导意义。就是外围将要驱动的最大负载，从而在芯片内时序优化提供参考依据。但是很多国内芯片设计公司的外围约束基本来源于工程师的经验值，而没有考虑真实的pcb板的应用情况。因为芯片工程师很少有板极布局布线概念，更鲜有作信号完整性仿真，来给他选择合适drive bufer提供依据。这个是国产芯片现状。
2 }+ j9 c& V( l7 G; q5 b5 j9 b至于国外的芯片，怎样来设这些参考值，就不太清楚了。但我觉得应该有一个很完善的流程，会有SI工程师，通晓板极和芯片布局2方面知识进行协调和仿真，从而做出兼容性最强的芯片。需要一个独立的SI部门来做这件事情。

aaazz11

ddddddddddddd

mpoix

xuexi

jianghao8888

秘密手册？？

血色浪漫II

支持一个

forevercgh

聊过了buffer delay，同时也明白了buffer delay会随着load情况的变化而变化。
而我们实际关心的应该是test load情况下的buffer delay，他将作为我们时序分析的参考基准，其重要性可想而知。

2 q: x, k3 c! E# k2 v9 f$ l  G% H9 g5 kTco的提出是基于test load的测试结果，buffer delay作为tco的组成部分直接影响Tco，很显然，我们实际系统系统的load情形是不同于test load的。那么就要考虑到如何修正Tco的问题。
- f. v8 R# m; S; A. g
) J: X8 ?! w( O9 [" ]借用TI的图说明一下。
" X" |- ?* k4 l; x8 A: ^8 ~
- |" Z0 k$ Z" G  R$ l) `
) w' H8 u( X. s' b7 r$ SC点波形即为test load情况下的驱动端波形
A点波形即为actual load 情况下的驱动端波形
B点波形即为actual load 情况下的接收端波形

2 x& w: n& N) z4 E5 k我们将A,C间的时间间隔（电压参考点为Vmeas）即为我们的补偿时间compensation timing-----------Tcom
; l; ^, X- r" v
* o4 u: I7 ~9 N: D这里的Tcom为240.741ps
8 K0 k$ s0 p2 B; m& k
而A,B间的时间间隔即为我们的板上走线延时（注意，这里的板上延时不同于传输延时）---------------Tlayout
) S6 }2 T. e- U/ e" C; ?1 fTlayout是我自己定义的，见笑啊（要说明的一点是，这里只是为了说明问题，定义不合适的还请海涵）
板上走线延时的电压参考点依据信号的类型有所不同
1.对于时钟信号来说，参考电压点为Vmeas，因为时钟信号要求严格的单调性（我们这里研究的是同步系统，参考信号为CLK）
2.对于控制信号，地址信号，数据信号来说，起始参考点为驱动端Vmeas，终了参考点为接收端Vil/Vih（非CLK信号不要求有很好的单调性，故引入门限电平作为参考点，避免非线性边沿造成的巨大误差）
5 O" [$ k& c3 _* b: \: g就像下图，Vmeas电平持续Tref时间，非线性边沿的存在使得我们不能将Vmeas作为参考。

forevercgh

这里的Tcom+Tlayout即为SQ标榜的settle delay和switch delay ，其实就是flight time（max，min）。这些概念比较晕，好多厂家的定义不同，比较愤愤。
, @% n5 |$ E6 _- b: i8 W. n2 Atcom已经讲过
Tlayout由于终了参考点的不同进而冒出了几种不同的情形。
3 T% j. e0 n+ ?+ Z1 u5 E

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  y3 O9 [$ i- I太晚了，要睡觉了，有空接着侃
$ {7 R+ h3 R7 N" |- k
1 R/ M' \, S, j' V- C, z# K5 P: A[ 本帖最后由 forevercgh 于 2008-5-15 20:38 编辑 ]