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[Cadence Sigrity] 【Sigrity DDR4信号仿真问题】

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    2020-12-22 15:09
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    [LV.4]偶尔看看III

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    1#
    发表于 2020-9-22 15:55 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    用SystemSI跑DDR4信号仿真,输出结果看波形的时候,有Waveform,Eye Contour和BER,这三个看上去都是眼图,但是有什么区别?
    5 C$ X! N. _3 a" r还有个问题,如何在得出的波形上进行测量眼宽?) \; C5 m7 w0 P3 N0 |& B
    太难了
    - n- U3 I) ^+ ~5 h, y$ Q9 @& o* N
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    [LV.8]以坛为家I

    推荐
    发表于 2020-9-22 17:58 | 只看该作者
    Waveform原始波形
    1 M( h; o0 x8 _' aEye Contour眼图轮廓
    ( D+ U- K& A# R  ?' |- |BER误码率眼图

    点评

    谢谢阿杜大佬!  详情 回复 发表于 2020-9-22 18:55

    该用户从未签到

    2#
    发表于 2020-9-22 16:31 | 只看该作者
    信号不一样吧
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    [LV.4]偶尔看看III

    4#
     楼主| 发表于 2020-9-22 18:55 | 只看该作者
    dzkcool 发表于 2020-9-22 17:582 [# g$ |$ a  n  `- u% b5 U2 h; Q
    Waveform原始波形, b( l# E5 m& K5 C
    Eye Contour眼图轮廓
    ; ~- }. O, ~7 B' b* u+ a9 j( J" ZBER误码率眼图

    4 O+ A0 i) ~( I, j0 L谢谢阿杜大佬!' [5 r: y. ^5 z! m
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    [LV.4]偶尔看看III

    5#
     楼主| 发表于 2020-9-23 11:02 | 只看该作者
    还有个问题,ODT模式选择的不对,Write模式下低电平会被拉高么?
    6 R6 |% a5 N8 R: h  G8 {我仿真出来DDR4的Write模式,低电平都被抬到了0.55左右,如下图:
    * H+ _; h. y5 g- Z$ m% ]1 r
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    [LV.8]以坛为家I

    6#
    发表于 2020-9-23 11:31 | 只看该作者
    ODT就是端接,会改变接收端信号幅度

    点评

    杜老师好,那判决电平的高低也会动态改变么?还是依旧是0.6为中心?  详情 回复 发表于 2020-9-23 14:08
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    7#
     楼主| 发表于 2020-9-23 14:08 | 只看该作者
    dzkcool 发表于 2020-9-23 11:31
    8 n) {; Z8 M8 c* AODT就是端接,会改变接收端信号幅度
    7 E. P& R1 r0 D
    杜老师好,那判决电平的高低也会动态改变么?还是依旧是0.6为中心?
    ! w8 V! w# e: X( {4 c7 m
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    8#
     楼主| 发表于 2020-9-23 15:01 | 只看该作者
    # j7 q( \' J; O! v, z. _
    图片是DDR的规格书,里面这里说的是不是 VREF不是固定的,是由眼图中间最宽的点决定,这个具体由Ron和ODT设置决定高低电平?5 W5 x+ e+ v0 I; p+ b

    2020-9-23 15-00-05.jpg (66.87 KB, 下载次数: 2)

    2020-9-23 15-00-05.jpg
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    9#
    发表于 2020-9-23 18:02 | 只看该作者
    DDR4的会动态改变
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