【DDR4仿真设置问题】Timing Budget

MarsonJ

大佬们，请教一个DDR仿真设置的问题，DDR4这里Timing Budget设置，数据范围只能是0~0.5UI之间
8 ~/ l6 B0 ^8 A但是规格书写的0.76UI MIN
) m8 Q- f- r$ z$ v这个是我理解错了还是需要如何转换么？

3 E3 L, s2 Y1 V/ F" S+ @+ v

Blah

俺不会                                      

MarsonJ

/ F, H) A  m8 K8 Z  s我又找了一份LPDDR4X的规格书，看到了这个图，这里是不是按这样应该转换一下：
tDS=0.5UI-tDQSQ，tDH=tQH-0.5UI？
不知道理解的对不对。
# I3 k- K; `% S+ U. \  t) L

MarsonJ

+ S% s- P% @, \但是我按上面的算法输入后提示警告，告诉我数据总线驱动端建立时间与接收端建立时间的关系不切实际。
不知道这个应该怎么算，好难啊，太难了……

MarsonJ

木有人，太难了