【Sigrity】SystemSI仿真中DDR

MarsonJ

麻烦问下大佬们Controller的DDR Training在SystemSI仿真中怎么设置？目前没设置DDR Training的眼图每bit都还OK，但是Byte就相位差距比较大：
% L$ T% T3 c! A6 K8 Q: ?
! X/ Q8 Y5 I9 i8 _2 A

MarsonJ

是这里手动输入延时么？


& G0 S* v. l7 y

hyxs714154

MarsonJ 发表于 2020-11-20 16:34
是这里手动输入延时么？

8 c4 T" X$ E) P( x软件没那么智能

MarsonJ

hyxs714154 发表于 2020-11-20 16:49
软件没那么智能

- B' U2 A2 W) e3 K. W* r大佬，那需要如何设置？是SystemSI里改还是IBIS里有可以改的设置？

allen_comm

Cadence Sigrity 仿真很厉害

MarsonJ

大佬们，我这1Byte的DDR数据，每个bit眼图都ok，但是delay对齐有问题，板上等长已经极限没空间拉了，想问下systemSI里有地方可以添加CPU允许的timing范围么？

8 [% Z; e, X; U0 J. a1 \3 E$ }0 I是不是在这个触发偏移Stimulus Offset中手动填写？

* E# c1 I) `& g3 Y2 D我看每组选项中还有个idea，选中后每bit都会显示on-the-fly，这个on-the-fly怎么理解？是会自动对齐么？

0 g" ?0 V, \1 x5 m" T0 V

davidyan

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