【Sigrity】SystemSI仿真中DDR

MarsonJ

麻烦问下大佬们Controller的DDR Training在SystemSI仿真中怎么设置？目前没设置DDR Training的眼图每bit都还OK，但是Byte就相位差距比较大：
4 g0 u" p+ v: g' z7 ?0 u" ^) z
! A5 F/ U4 |/ o, J

MarsonJ

是这里手动输入延时么？

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3 y  k. h) n/ P& {9 L

hyxs714154

MarsonJ 发表于 2020-11-20 16:34
# y( g+ g! T9 x7 |% [是这里手动输入延时么？

软件没那么智能

MarsonJ

hyxs714154 发表于 2020-11-20 16:49
软件没那么智能

/ [! r$ c: O" K5 M: q& j( j, o6 B大佬，那需要如何设置？是SystemSI里改还是IBIS里有可以改的设置？

allen_comm

Cadence Sigrity 仿真很厉害

MarsonJ

大佬们，我这1Byte的DDR数据，每个bit眼图都ok，但是delay对齐有问题，板上等长已经极限没空间拉了，想问下systemSI里有地方可以添加CPU允许的timing范围么？

4 t* x  P3 h1 Z' m1 ~  h是不是在这个触发偏移Stimulus Offset中手动填写？
; X$ J2 y% n. Y7 ~1 n! R) Y9 j
( g( H$ E( O+ V我看每组选项中还有个idea，选中后每bit都会显示on-the-fly，这个on-the-fly怎么理解？是会自动对齐么？
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davidyan

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