如何使用Die-to-Die PHY IP 对系统级封装 (SiP) 进行高效的量产测试？

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半导体半导体行业已经开发出了一系列测试方法，来提高量产测试的速度和覆盖范围。而且这些方法已经标准化，企业可以在最终产品制造的不同阶段（从晶圆测试到芯片测试再到板级测试）使用通用的测试指标和接口，以提高效率。 SiP 测试的挑战 SiP 是在一个封装中集成多个die（或“chiplet”）的芯片。这些既可以是多个相同的chiplet，以提高系统性能；也可以是不同的chiplet，以经济高效的方式为系统带来更多功能。 " n, V% E& A* X0 j 单个die、封装“结构”（中介层、TSV、bump）和封装组件可能会受到良率的限制。即使每个单独元件的良率都比较高，SiP 的总良率（所有不同元件的累积良率）也可能会非常低，如以下公式所示： 其中，N = 同一封装中集成的die数。 为了提高良率，企业需要遵循两个原则： 2、集成后，验证跨die的功能，以检测集成过程中的缺陷，以及其他难以通过测试单个die来识别的缺陷（例如，在单个die测试期间可能无法检测到有缺陷的bump）。 通过在die层面和集成系统层面开展测试并修复功能，避开缺陷或以其他方式克服已发现的缺陷，还可以帮助提高良率。这样的测试和修复功能可以包括冗余或其他方案，并且对于大型的常规结构，例如存储器或跨die的非常宽的总线，特别有用。 鉴于 SiP 测试颇为复杂，并且die来源各不相同，在整个生态系统实现标准化的测试基础架构和方法，对SiP 和chiplet生态系统的成功至关重要。IEEE 和其他标准组织正在加紧为 3D 封装die制定新的测试架构标准。 例如，最近发布的 IEEE 1838 为 SiP 产品定义了标准化的模块化测试访问架构，帮助系统设计人员和测试工程师高效地验证其产品，如图 2 所示。 $ w. j( D: z7 s 图 2：IEEE 1838 测试访问架构，用于测试单个die、集成die和封装 SiP IEEE 定义了一个用于测试控制和低速测试数据访问的串行端口（基于 IEEE 1149.1），该端口在每个die中实现并且即使在最终集成后仍可访问；同时定义了一个可选的并行测试访问端口，但在集成后可能无法访问。这些端口减少为仅使用一组测试bump进行非集成die测试，或者无缝连接到另一个die中的相应端口，从而扩展了测试基础架构，以涵盖集成后的die内或die间测试。 在每个die内部，可以定义更多测试层次结构，按照既定方法来测试数字逻辑块、存储器块以及其他具有扫描链和内置自测 (BIST) 结构的模块。die之间的数字连接是基于边界扫描链进行测试的。 为了实现测试自动化并缩短测试时间，高速模拟块（例如高速 PHY IP）必须提供足够的测试覆盖范围。这在考虑高速die-to-die链路时，变得更具挑战性。对于此类情况，需要依靠高速 PHY 内置的测试基础架构，对包括两个die上的 PHY、关联的bump和封装链路在内的完整链路进行测试。 用于静态和快速检测数字电路中的故障（固定型、开路、传输/跳变缓慢）的扫描链 8 m( g( f! k8 p8 L · · 支持伪随机模式或特定模式的模式生成器和匹配器 · 能够扫描参照位和相位以生成通过/失败眼图，确定设计裕度 · 已知合格die的测试 在封装之前，先对裸片进行 KGD 测试。对于符合 IEEE 1838 标准的die，使用标准的串行和并行测试访问端口，以通过一组精简的测试bump访问die的完整测试基础架构。 将覆盖范围扩展至此类缺失项以及die间连接，将在集成的 SiP 上于测试策略的后续步骤中执行。 现在可以启动测试，例如针对数字引脚的边界扫描 EXTEXT 以及针对高速 PHY 的跨die环回测试，将测试覆盖范围扩展到die的外围以及封装本身。 其他良率改善策略 值得注意的是，在某些特殊情况下，上述分层测试方法可能还是不能将良率提高到所需水平。 结语 在市场需求不断增长的情况下，需要将多个die集成到同一封装中，以用于高性能计算应用和许多其他应用，对die（集成前和集成后）的测试成为实现预期良率的关键所在。基于标准的die测试基础架构，必须将测试覆盖范围扩展至裸片层面和集成 SiP 上。Die-to-Die 接口的功能同时涵盖了组成链路的两个die，因而在测试策略中起着重要作用。die-to-die PHY IP 必须包含一些测试功能，能够简化裸片级和集成后链路本身的测试，同时能够集成在芯片测试基础架构中 / [7 n) V7 `) I$ S! z

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