数据线与地址线走线问题

cake

现在画的板上 有BGA与两个SDRAM(U10,U11),走数据线和地址线的时候,有两种说法:
  1.数据线组内等长,地址线等长
+ S6 H8 R0 F3 ?   2.U10与U11到BGA的所有走线等长
/ O2 g% w/ c6 I( T2 u  请问高手,哪种说法是正确的.
3 S3 u5 w2 G! i7 c# {( c
) g5 {  p7 E1 @. j3 Z$ b( r另外请问下,什么是菊花链?

orinoco

SDRAM因为其工作频率较高 133MHZ  为保证其信号同步 所以地址端要求等长 如果你做不到 尽可能每4位  如A0到A3  
, h: D% Y& e' C( X6 A  D" W$ G" v5 cD0到D3 等长 8位SDRAM的则每8位等长
另外CLK 线 要长于数据走线
4 L4 q; N* R" {$ {9 y" U 对于菊花链布线， 我不是很清楚  BAIDU了下  大致这样

3 E4 q$ a% d, b1 H; h! cPCB走线采用两种基本拓扑结构，即菊花链(Daisy Chain)布线和星形(Star)分布。
$ k, D8 d- ?) N! W( }
对于菊花链布线，布线从驱动端开始，依次到达各接收端。如果使用串联电阻来改变信号特性，串联电阻的位置应该紧靠驱动端。在控制走线的高次谐波干扰方面，菊花链走线效果最好。但这种走线方式布通率最低，不容易100%布通。实际设计中，我们是使菊花链布线中分支长度尽可能短，安全的长度值应该是：Stub Delay <= Trt *0.1.
　　 例如，高速TTL电路中的分支端长度应小于1.5英寸。这种拓扑结构占用的布线空间较小并可用单一电阻匹配终结。但是这种走线结构使得在不同的信号接收端信号的接收是不同步的。
8 J$ d$ R4 x4 w* X. R　　 星形拓扑结构可以有效的避免时钟信号的不同步问题，但在密度很高的PCB板上手工完成布线十分困难。采用自动布线器是完成星型布线的最好的方法。每条分支上都需要终端电阻。终端电阻的阻值应和连线的特征阻抗相匹配。这可通过手工计算，也可通过CAD工具计算出特征阻抗值和终端匹配电阻值。　

[ 本帖最后由 orinoco 于 2008-5-21 00:21 编辑 ]

cake

谢谢!
$ g5 Z+ h# h0 d) a! ^) ?  按照楼上所说的,对于数据线及地址线是走组内等长吗,确定下.

orchid

恩 不是很清楚，顶下