超高速全并行快速傅里叶变换器

BeardRen

摘 要：设计和实现超高速快速傅里叶变换器(FFT)在雷达与未来无线通信等系统中具有重要意义。该文提出首个
; G+ ~1 k& ^9 Y% i& Z) y5 a全并行架构的 FFT 处理器，其避免了复杂的路由寻址以及数据访问冲突等问题，基于较大基进行分解降低运算复
/ Q. ]# q# |& ]# g3 m: l8 p杂度。由于旋转因子已知和固定，大量的乘法转化为了定系数乘法。同时由于采用了串行的计算单元，在达到全并
/ Q9 t. Q" n; T行结构的高速度同时硬件复杂度相对较低；所有的硬件计算单元处于满载的条件，其硬件效率能达到 100%。根据
实际的实现结果，所提出的 512 点 FFT 处理器结构能够达到 5.97 倍速度面积比的提升，同时硬件开销仅占用了
Xilinx V7-980t FPGA 30%的查找表资源与 9%的寄存器资源。
$ F: w' H6 N+ r* W# P关键词：快速傅里叶变换；全并行；比特串行计算；常系数乘法
8 e9 @$ i) b9 z1 引言
) ?1 i4 X  T- N4 aFFT(Fast Fourier Transform)作为技术核心之
, X5 F, |! N  I$ u5 J* f, M一广泛应用于雷达以及无线通信领域[1 ]
5 E- o/ f& w. q; ^4 X- S4 K" B2 s* X−8 。由于现
6 P% E$ r2 k2 Y0 ~2 f% R有设计的吞吐率限制，系统中需要多个 FFT 单元协
同处理。例如 4G LTE(Long Term Evolution)中，
需要近 10 套 FFT 以满足信号接收、信道估计与均
衡等处理需要；而在未来 5G 移动通信系统中，
Massive MIMO(Multiple Input Multiple Output)
% z( W5 o* h5 C9 `接收端可能需要多达 64~128 路 FFT 支持。为满足
未来 5G 中低时延高吞吐率的需求，探究新的实现
结构，以进一步提升 FFT 计算速度十分必要。
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