CPU频率上不去，Layout阶段最有可能出现的问题在什么方面？

aesther

cpu只能上到100兆，
Layout的问题出来那里？

cmos

data ,address和clock之间的等长关系不对。预留误差过大， 是板仿的问题，和你无关。

zsq0503

是的

aesther

原帖由 cmos 于 2008-5-22 17:38 发表
data ,address和clock之间的等长关系不对。预留误差过大， 是板仿的问题，和你无关。

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4 O$ F' y3 C) Z2 o7 P( L: D! ?那你认为和接地有关系么

Allen

原帖由 aesther 于 2008-5-26 11:21 发表

# L3 s! b8 G- Q- U8 q
$ J% V# p. T0 i. V, c那你认为和接地有关系么

1 W+ o' N2 B/ q6 b0 C& T- m不是没有可能，电源地处理不好也可能会导致CPU频率上不去，CPU频率上去了，功耗肯定增加，在我们的电脑主板里，通常需要加压才能超频，就是这个道理，不过对于你的问题，这种可能性比较小。
除了2楼说的时序问题，也可能跟信号质量有关。

aesther

原帖由 allen 于 2008-5-26 21:50 发表
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不是没有可能，电源地处理不好也可能会导致CPU频率上不去，CPU频率上去了，功耗肯定增加，在我们的电脑主板里，通常需要加压才能超频，就是这个道理，不过对于你的问题，这种可能性比较小。
除了2楼说的时序问题， ...

; |$ Q8 N5 o0 o* w1 [* o5 j
那相比之下那个更关键？

Allen

原帖由 aesther 于 2008-5-29 12:25 发表
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4 v. F9 B5 n& H2 r+ z8 F% R: E$ Q. g那相比之下那个更关键？

6 \2 `# ?% R* k( b- _抓个波形来看看就基本清楚了。

cmos

那就要看波形的电平是多少了，芯片管脚供电的电平是可测得。理论上可能会影响时序的可能在于，电平无法达到足够的高，比如3.3v达不到输出的2V以上，地干扰大于0.8V,这个情况极少吧，因为你是数字电路。

aesther

原帖由 cmos 于 2008-5-29 14:44 发表
6 k: T& A  z1 o那就要看波形的电平是多少了，芯片管脚供电的电平是可测得。理论上可能会影响时序的可能在于，电平无法达到足够的高，比如3.3v达不到输出的2V以上，地干扰大于0.8V,这个情况极少吧，因为你是数字电路。

如果只跑200MHZ理论误差距离可以为多少？

wuxiaotao

先量量电源和时钟