Intel 先进封装技术，这篇文章就足够读懂了！

SIN2020 · 发表于 2021-6-29 10:26

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导读

Intel（英特尔）是半导体行业和创新领域的全球卓越厂商，致力于推动人工智能、5G、高性能计算等技术的创新和应用突破，驱动智能互联世界。
56年前，intel创始人之一的戈登·摩尔提出了摩尔定律 (Moore's Law)，推动着集成电路产业一直发展到今天。
在先进封装领域，Intel依然是技术的领导者，创造性地推出了EMIB，Foveros，Co-EMIB，ODI等先进封装和互联技术，继续驱动着技术不断向前！
今天，我们有机会连线Intel封装研究与系统解决方案总监Johanna Swan院士，就先进封装技术进行深入的沟通和交流，学习先进封装最前沿的发展动态。
在个人电脑领域，Intel 当之无愧是最具创造力的公司，Intel inside深入人心，从奔腾到酷睿再到i3\i5\i7\i9，人们如数家珍，每一款产品都带给人们全新的体验，推动着数字世界不断向前！
异构时代已然到来，Intel是否迸发出了新的创造力，又会带给世界什么样的新技术和产品？我们还是听听来自Intel的声音~

首先，我们想请Swan院士谈一谈 Intel 在先进封装技术领域的研发规划和最新的研究成果。

好的，我首先给大家分享 Intel 先进封装技术路线图，图中 X 轴代表功率效率， Y 轴代表互连密度，Z 轴则展示了我们的技术可扩展性。

从标准封装，到嵌入式多芯片互联桥EMIB，更多的芯片被包含到封装中，凸点间距也越来越小，从100um变为55-36um。

然后，到 Foveros，开始将芯片堆叠在一起，进行横向和纵向之间的互连，凸点间距进一步降低为50-25um。

下一步，Intel 要做小于10um的凸点间距。
达到小于 10 微米的凸点间距意味着什么？这就要说到 Intel 的混合键合技术Hybrid Bonding。
在今年 ECTC 上 Intel 发表了一篇关于混合键合技术的论文，这是一种在相互堆叠的芯片之间获得更密集互连的方法，并可实现更小的外形尺寸。下图左边的技术，被称为 Foveros，凸点间距是 50 微米，每平方毫米有大约 400 个凸点。对于未来， Intel 要做的是缩减到大约 10 微米的凸点间距，并达到每平方毫米 10,000 个凸点。

Hybrid Bonding 技术可以在芯片之间实现更多的互连，并带来更低的电容，降低每个通道的功率，并让我们朝着提供最好产品的方向发展。

下图是传统凸点焊接技术和Hybrid Bonding 混合键合技术的比较，混合键合技术需要新的制造、操作、清洁和测试方法。混合键合技术的优势包括：有更高的电流负载能力，可扩展的间距小于1微米，并且具有更好的热性能。

从图中我们可以看出，传统凸点焊接技术两个芯片中间是带焊料的铜柱，将它们附着在一起进行回流焊，然后进行底部填充胶。
Hybrid Bonding 混合键合技术与传统的凸点焊接技术不同，混合键合技术没有突出的凸点，特别制造的电介质表面非常光滑，实际上还会有一个略微的凹陷。在室温将两个芯片附着在一起，再升高温度并对它们进行退火，铜这时会膨胀，并牢固地键合在一起，从而形成电气连接。
混合键合技术可以将互联间距缩小到10 微米以下，可获得更高的载流能力，更紧密的铜互联密度，并获得比底部填充胶更好的热性能。当然，混合键合技术需要新的制造、清洁和测试方法。
为什么更小的间距会更有吸引力？
Intel 正在转向Chiplet的设计思路，开始将SoC分解成 GPU、CPU、IO 芯片，然后通过SiP技术将它们集成在一个封装内；然后，通过Chiplet技术，更小的区块拥有单独的 IP，并且可以重复使用，这是一种非常优秀的技术，可根据特定客户的独特需求定制产品。

Chiplet 技术改变了芯片到芯片的互联，更多的芯片间互联需要更高的互联密度，因此需要从传统的凸点焊接转向混合键合。

此外，我们面对另一个挑战，就是如何将这些芯片组装到一起，并保持制造流程以相同的速度进行。现在有更多的芯片需要放置，能否在一次只放置一个芯片的基础上以足够快的速度加工？解决方案是批量组装，我们称之为自组装Self-Assembly技术。

Intel 正在积极与法国原子能委员会电子与信息技术实验室 CEA-LETI 合作，研究一次能够放置多个芯片，同时进行确定性快速放置，拾取并放置更多芯片。

自组装过程中，芯片能够将自身恢复到最低能量状态，你只需要让它足够接近，到最低限度的能量状态会自己组装、放置到位，是一种自组装机制。这是 Intel 与 CEA-LETI 一起进行的研究。
我们已经将混合键合、自组装技术添加到先进封装技术的 Roadmap 中。

接下来，我将分享可扩展性轴(Z)上的内容，图1的Z轴，代表可扩展性， Co-EMIB技术就在这一象限内。Co-EMIB技术通过使用 EMIB 和 Foveros 的组合来融合 2D 和 3D 的技术，我们通过 Co-EMIB将 40 多个芯片放入一个封装中。
Co-EMIB 架构基于与配套晶片和堆叠芯片复合体的高密度连接，实现了更大范围的互联，下图展示了可以将 HBM 与 Foveros 一起放置，或者可以有不同的配套晶片。

在可扩展性轴(Z)上还有一项技术，它被称为 ODI (Omni-Directional Interconnect) 全方位互连技术，这是先进封装的一个新维度。
下图左边是 Intel 的 Foveros技术，我们在那里堆叠芯片，使用TSV在芯片和基板之间、芯片和芯片之间通信，一直到顶部芯片。在下图的最右侧，我们添加了金属支柱，允许最右侧的顶部芯片直接连接到封装。

这对我们非常有帮助，因为它可以减少下部芯片TSV的数量，这些支柱为我们提供了直接向顶部芯片供电的能力。这是另一种优化，通过添加 ODI 技术为客户进行全方位定制。
上面就是我分享的 Intel 在先进封装领域的研发规划和最新研究成果。

非常感谢Swan院士的精彩分享，我自己感觉受益匪浅！我想读者一定会有同样的体会。
通过 Intel 上面的技术分享，我对EMIB, Foveros, Chiplet, Co-EMIB, ODI等技术有了更加深入的认识，同时，进一步学习了Hybrid Bonding混合键合，Self-Assembly自组装技术。
下面，我想就一些热点问题请教Swan院士。
小芯片Chiplet是封装互连重要的应用领域，请问英特尔如何利用先进封装技术和互连技术推进Chiplet2.0异构集成的进展？

Chiplet我们也用术语 tile（区块）来描述，Chiplet 很重要，它能够帮助我们获得小的独立的 IP，一旦拥有独立的 IP，就可以混合在众多产品中，重用率非常高，可以根据需要对集成到封装中的产品进行深度定制。

我认为定制是实现下一阶段异构集成的真正原因，因此，获得更多不同制程节点的IP 组合，在不同的制程或节点进行异构集成，可以为客户进行深度定制。

目前来说，晶圆对晶圆 WoW (Wafer-on-Wafer) 的键合方式正在发展之中，请问英特尔如何布局这种键合方式？

晶圆对晶圆WoW的键合技术确实正在发展，当考虑产品的互连时现在有两种方法，我们可以用晶圆对晶圆 WoW 和芯片到晶圆 CoW 的键合技术。
我认为晶圆对晶圆 WoW 和芯片到晶圆 CoW 技术都很重要，具体取决于您的产品。例如，对于内存堆叠，我们今天看到业内在进行晶圆到晶圆的键合。
芯片到晶圆的键合业界也在进行，这项技术有一些不同于晶圆对晶圆键合技术的独特挑战，但两者都很重要。
此外，混合键合Hybrid Bonding技术可以应用到晶圆对晶圆 WoW 和芯片到晶圆 CoW 技术中。

请问2.5D和3D集成技术目前发展到了什么阶段，目前市场呈现了2.5D与3D封装相结合的形式， Intel 是如何看待这种趋势的?

2.5D和3D集成技术发展的非常快，并且，我认为这种趋势会继续下去。
而且我认为这一趋势带给产品的机会和带来的差异化优势都很重要， Intel 的Co-EMIB就是一种类似2.5D和3D组合的技术，该技术让 Intel 的 Ponte Vecchio 这样的产品成为了可能。
归根结底，我们拥有的发展机会是在每毫米立方体上提供最多的单元并获得每毫米立方体最多的功能。先进封装将继续小型化和缩小尺寸，以便我们可以获得每毫米立方体的最大功能。

中国封装测试企业也很多，市场占有率也在逐步扩大，但目前技术先进性还达不到英特尔、三星的水平，英特尔封测技术领先的原因是什么？您认为如何提升中国的封测技术研发？

总的来说，要认识到封装有一个差异化的区分因素，关键是客户。我们一直在努力服务客户并提供独特的解决方案给客户，这也推动了我们所关注的先进封装技术。
所以我认为机会在于，随着我们继续为客户提供服务，他们的产品需求也在不断进化，这是真正推动封装需要转变的原因。
我想这个问题的答案是：技术会到来，这些技术进步会随着我们的客户希望的差异化需求而出现，因此，把握这种机会将有利于提升封测技术研发。

在过去半导体制造公司和半导体封装是分开的，现在，很多芯片制造工厂正试着发展半导体封装测试技术，所以我想知道您对于今后半导体制造、半导体封装测试的走向有哪些预判？

两者是否会走向融合或者会发展成为什么样的共存模式？

这个问题非常好！这正是先进封装让人兴奋的地方。因为当我们谈到 10 微米间距的混合键合时，我们看到的是这两个世界正在融合，我开始研究我们正在使用的金属层的特征尺寸低于 10 微米，例如 4 微米。
现在，晶圆表面金属互联的尺寸和我们正在创建的将这些芯片放在一起作为封装的一部分的特征尺寸已经是相当一致了。
所以芯片制造和封装正在融合，因为工艺尺寸相当，这已经成为一个非常重要、有趣的创新场所，这是非常令人兴奋的。传统晶圆厂使用封装测试技术并创造出先进封装的全新领域。我认为半导体制造和封装测试会逐渐走到一起。

在IDM 2.0战略当中，先进封装充当了一个什么样的角色？ Intel 所具有的先进封装技术，是否会全面开放给未来的代工业务？在IDM2.0之后，Intel 在先进封装上有哪些规划？

我认为问题的第一部分是先进封装在 IDM 2.0 中的作用，答案是它将起到非常重要的作用，因为它是一个非常重要的差异化因素。
我们会有许多不同需求的客户，而先进封装将帮助我们根据这些需求进行定制，因此先进封装是非常关键的。可以肯定的是，英特尔代工厂的客户将可以使用我们已准备好的前沿技术。
我们会提供 2D、2.5D 和 3D 等已经开发的先进封装技术，将这些技术提供给我们的代工客户，满足他们独特需求。对客户来说，获得这些技术非常重要，满足他们特定的产品需求，并且这些技术还可以进行扩展，满足更高层次的需求。

现今Fan-Out扇出型封装市场有两条技术路线，即FOWLP和FOPLP，我们都知道三星正在发展FOPLP，我想知道英特尔对FOPLP这条道路有什么计划吗？

我想说这是因为数量推动了需求。你的问题是，目前有晶圆级封装和面板级封装，英特尔是否计划进行面板级封装。 Intel 多年来一直积极参与Fan-Out封装计划，我们将继续评估需求数量是否会促使我们考虑FOPLP型封装。
Intel 目前已经具备了这种能力，主要看市场条件是否希望我们从晶圆转向面板，这是我们必须回答的问题，我相信此类问题会继续出现。
我们一直会在该领域进行积极的研究和开发，重要的是不论是任何类型的封装技术，都试图在空间中推动特征尺寸提升。具体以晶圆或面板的方式来做，我认为市场会为我们做出决定。

摩尔定律逐渐式微，当前SiP封装技术被作为半导体封装的新突破，服务器中的CPU和FPGA也需要高端SiP，请问英特尔怎么看待SiP封装技术？是否会在SiP这块进行布局？

此外，Intel 的 EMIB、CO-EMIB和 Foveros 技术可以看作系统级封装技术吗？

我认为SiP系统级封装肯定会继续。SiP技术包括我前面提到的2D、2.5D和3D架构。有时人们认为系统级封装是3D异构集成的一部分，实际上，它不仅仅如此，系统级封装更强调系统的有效性。

EMIB、CO-EMIB和 Foveros 技术都有助于构成系统级封装的一部分，系统级封装更强调系统在封装内的实现，我们做居里模块 (Curie modules) 的时候就在封装内实现了系统。

SiP系统级封装可以包括许多不同的东西，并完成系统的功能。很明显，2D、2.5D 和 3D 都是可以成为系统级封装的实现方式。

在先进封装的布局方面，晶圆代工厂、IDM、Fabless公司、EDA工具厂商等都加入了其中。这些不同类型的企业对“先进封装”的理解，是否会存在较大差异？先进封装与传统封装之间有无明确分界点？

从传统封装到先进封装，这是一个连续体还是有一个明确的界限？我认为“先进封装”的名称就意味着它是技术进步的连续体。

我不确定有明确的分界线将先进封装和传统封装区分，之所以有先进封装这个术语，是因为我们需要堆叠芯片并将其互联，这是对 EDA 工具的新的需求，而不是传统上将芯片放在有机封装上，那是传统EDA工具需要处理的。

现在，我们有了额外的层，额外的 3D 维度，并需要在此基础上进行优化。

我们面对这样一个事实：随着先进封装的连续性继续下去，我们的EDA工具会变得更加复杂，需要整个生态系统来使这一切聚集在一起并优化，并带给我们的更好的性能。

我在新书《基于SiP技术的微系统》中提出了新的概念：功能密度定律（Function Density Law）,以单位体积内的功能单位（Function UNITs）的数量来评价电子系统的发展。
将评判标准从摩尔定律的晶圆平面变成了电子系统空间，即从三维空间的角度来评判电子系统的集成度，对此，您如何看待呢？

我想如果你问的是从 3D 角度来衡量电子集成水平的概念，我认为这是尝试量化你所提供的概念一个非常好的方法。

我认为，我们的机会是对工程师以及新技术来说，提供每毫米立方体更多的功能。

所以，我很喜欢你提出的这个概念，我们知道有一个三维空间，我们可以开始在三维空间探索更多。我认为这是一种思考方式，我非常欣赏这样的思考方式。

传统封装的功能主要有三点：芯片保护(Chip protection)、尺度放大(Scale Expansion)、电气连接(Electric Connection)。
在此基础上先进封装又增加了一些功能和特点，我的理解是：提升功能密度(Increase Function Density)，缩短互联长度(Shorten Interconnection Length)，进行系统重构(Execute System Restruction)是先进封装重要的三个新特点。
对此，你是如何看待的呢？

你提到几点的我都能理解，我所感兴趣的是，进行系统重构的术语意味着什么。
在这个异构时代，当我们采用不同的工艺流程并将芯片重新组合在一起时，如何重新组合，以最大限度地减少面积的开销、所需的功率，以及良好的热性能。
因此，我的理解是，进行系统重构意味着如何将芯片重新组合在一起并获得最佳的性能、最小的面积、最低的功耗。
通过系统重构，我们可以更好地将这些不同制程节点的芯片组合在一起，使得所需的开销最小化，并在单位毫米立方体内获得更多的功能。

当我们谈论异构计算时，我们是说异构计算是CPU、GPU、FPGA等不同架构的差异化，还是异构计算是采用异构集成的先进封装而构成？

我不确定我能否做出明确的区分。正是因为我们将这些不同的制程节点结合在一起来驱动这个连续统一体，我们称之为封装。

因此，他们是在一起的，我们并没有真正解耦它们。要实现这一点，所有这些不同的制程优化和协同工作正在推动我们的先进封装并创建这种异构集成。

Intel 的混合键合(Hybrid Bonding)技术等先进集成封装技术目前是否有一些局限性？如何在未来进行解决？

有不同的方式来进行混合键合 (Hybrid Bonding)，有晶圆对晶圆WoW，芯片到晶圆CoW。总的来说，行业仍在努力提高技术成熟度，以实现批量制造。需要行业来推动芯片到晶圆的混合键合，以实现大批量生产，这就是我们行业所处的阶段。

另一个关键是洁净度。毫无疑问，混合键合是一种物理技术，在键合过程中，必须保持高的洁净度。我们在室温下进行，这是混合键合有优势的一点。但是，必须保持非常非常的干净，这和传统封装要达到的清洁度是不同的。当我们采用这些先进封装技术时，必须要关注洁净度问题。

最后一个问题，您认为，在接下来的发展当中，是否会出现新的封装形势？

我想就是极致的异构集成。我认为先进封装技术将继续具有缩小尺寸的特征。正如我前面描述的那样，将小的独立的 IP 以Chiplet的形式集合在一起，我认为这就是先进封装发展的方向。
极致的异构集成是先进封装技术的未来趋势。

总结

通过和 Intel 院士Johanna Swan的深入交流和沟通，我们可以得出以下几点结论：

1）未来先进封装中，互联的密度会更大，界面间连接的凸点间距会缩小到10um 以下，每平方毫米的凸点数量会超过10,000个。

2）混合键合技术Hybrid Bonding在高密度先进封装中的普遍应用，在混合键合中，凸点已经不存在，除了金属键合在一起，硅体也会键合在一起，硅片间没有了空隙，无需填充胶，并具有更好的散热性能，因为硅本身就是良好的导热材料。此外，Intel提出的Hybrid Bonding技术和TSMC-SoIC技术具有异曲同工之妙。

3）从 Intel的技术路线图中，我们看出，先进封装除了向更高密度方向发展，在扩展轴上，同样关注集成的灵活性，Co-EMIB和ODI就体现了这样的特点。

4）从SoC到SiP再到Chiplet，电子集成更关注高时效、低缺陷率、高可重用性。

5）Intel提出的每毫米立方体里的功能，和我在新书中提出的功能密度定律 (Function Density Law)里描述的单位体积内的功能单位 (Function UNITs)是同样的概念，也从侧面印证了功能密度定律的正确性。Intel致力于实现每毫米立方体里最大的功能，和功能密度定律的描述一致，真是英雄所见略同。

6）集成电路制造和封装测试和逐渐融合，这包括生产层面的融合和设计层面的融合，会带来挑战，也带来了更多协同的机会。

7）先进封装技术的发展需要以客户需求为导向，针对客户的需要研发特定的技术，这也是Intel先进封装的发展模式，可供国内的封测厂借鉴。

8）异构集成依然是先进封装发展的方向和未来的趋势。