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在candence中,装配层是什么意思?(大家一起来讨论下)

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1#
发表于 2011-6-28 02:36 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    candence画原件,一定要规定其装配区,也就是Assembly_Top这一层画一个不带电器连接的框,我看有的是将线画在了焊盘与阻焊层得两个线之间了,因为我还没有画电路板,不太清楚转配层对于这个电路板意味着什么?比如在私印层画的框,就是电路板的那个白色的框区,标示用。
+ c/ J$ F+ W, o, h  我想的问的问题有这么几个:4 b# p8 {& H* H- [+ W% I2 T
   1.Assembly这层线的意思;- }( a% @: l; e
   2.画这层线是一定要画在焊盘和阻焊层之间吗?(我感觉是由第一个问题决定的); X) T5 L  r  W
   有了解的高手,希望您不吝赐教,要是大家有自己的想法,一定要踊跃发言,大家一起研究研究
) K8 _; G" C6 P* t( v   小弟在这里有礼了!!!
' S' r6 i7 p. `8 h; S, _0 h, h

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2#
 楼主| 发表于 2011-6-28 08:26 | 只看该作者
mu you ren ma

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3#
发表于 2011-6-28 08:39 | 只看该作者
我就觉得这个层多余,使用封装生成器生成的器件直接就把这个层上的线都删了) k3 @5 V2 }! |8 Z9 {- d
外形只画在silkscreen层上

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4#
发表于 2011-6-28 09:00 | 只看该作者
这个层,如名字所示,装配的时候用的。这个层可以画元器件的具体尺寸(焊盘比元器件尺寸稍大以一些)。元件标号可以直接放到焊盘上或元件中心位置(便于工厂装配查找)。这层在gerber中不出。尤其是手工焊接很有用。

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5#
发表于 2011-6-28 09:03 | 只看该作者
我师傅说,这是电气层的一个边界规格··其实不懂··

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6#
发表于 2011-6-28 09:04 | 只看该作者
回复 ai小叶 的帖子8 }6 `9 O4 y* F" _, C4 `7 A& G% c
1 P8 n+ |  d7 t0 p# P
装配层就是安装的尺寸,也就是器件本身的实际尺寸。这一层要和实体尺寸一样大。
2 P- Z; u7 Q0 [7 w2 |) p

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7#
 楼主| 发表于 2011-6-28 09:27 | 只看该作者
回复 wangjing 的帖子
+ v5 f( C% e8 W8 e
5 z9 p+ k3 J; V' a; B' r我看画这个层的时候,是根据IPC上的实际尺寸的,可有时有些人好像又不是很在意,因为一个器件一定要有PLACE——bound,我感觉这个好像都是实际算出的,我现在又有点混了,PLACE——bound画的器件区域又是干什么的?我个人感觉这个好像是器件实际的尺寸吧% Y$ U+ q# c* W5 D8 ~& C

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8#
发表于 2011-6-28 09:50 | 只看该作者
回复 ai小叶 的帖子- n- r  D0 Q: w4 {

# s: C) C0 u6 h' v2 W, c这个就要看公司的规范了,我们做的时候是place bound和assembly大小是一样的,place bound从字面意思理解就是放置的界限,范围,这个不仅仅是平面的了,assembly还有一层要标注的是ref,这个随器件外形一起打印出来就可以给焊接看了。如果说规范不严格,这一层有些公司就用silkscreen代替了。; M- o8 ~0 F! F2 k9 [

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9#
 楼主| 发表于 2011-6-28 09:58 | 只看该作者
回复 wangjing 的帖子7 u+ }  `# E4 J
* }! k! \$ t9 J  t1 E
这个真是不好说了,哎,好像这块是不是因为没有电器连接,所以也就没有一个明确的概念呢?纠结!!

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10#
发表于 2011-6-28 10:04 | 只看该作者
place bound是给你在LAYOUT时看的,看器件是否重叠,Assembly一般指装配层,各公司规范不一样,也有公司的丝印是以这层为准的,个人感觉,只需place bound和silkscreen就可以。

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11#
 楼主| 发表于 2011-6-28 10:58 | 只看该作者
candence的Assembly_top层的框,PLACE_bound这个区域边框都是做什么的?在画的时候,尺寸有标准没有?3 g/ P% F2 z* Z: f, a( @; e$ T2 h
这是我问道的答案,大家一起来看看:
: P5 N0 }' o0 |0 y: R第一个是实体器件大小 ,第二个是布局时别的器件离它的范围  ,就是布局时同一层器件放在一起就会有报警,也就是第二个框重叠会报错。主要是焊接需要,器件太靠近会有影响。
" n( D9 }# U, m% W: |1 i

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12#
发表于 2011-6-28 13:25 | 只看该作者
回复 minger2008 的帖子
3 a$ m3 D$ ?- N8 }2 E2 [( p) i9 t% N- p. k
也不完全对吧只按照bound和丝印放置部品也会出问题的哦4 g/ S6 S# V6 R9 y, {
参见
+ _/ t! E" T0 g  H) \% R; {https://www.eda365.com/thread-54171-1-1.html
, Q/ e- |8 |# u8 Y$ @) s4 B" w! N7 N& d$ {8 ~% [" V

  N! W4 g: @8 p' g% k& shttps://www.eda365.com/thread-54295-1-1.html9 Q# l! b( K9 b6 Z: N% y
: S; K* X7 d0 W, I1 X

; ]% n' M7 e/ H! R* C& t6 v: w小弟也不太清楚,疑惑中,欢迎讨论6 Z' p* ]' r: k

1 U! W5 z3 d$ j- {; ?: y$ P2 Q

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13#
发表于 2011-6-29 01:20 | 只看该作者
好像没用。搞了N年了,从没用到过

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14#
发表于 2011-6-29 09:25 | 只看该作者
这涉及到每个公司封装库标准问题了,一般大公司的器件PLACE_bound都会比实体大一点,按4 `4 @$ N& r) p# n
bound和丝印放置完全没问题的。当然涉及到布局规范,有些器件与器件的布局要有一定间距等,这就看各公司规范怎么样了,但最起码要能装配

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15#
发表于 2011-6-29 09:37 | 只看该作者
1、Assembly_Top,器件装配层,顾名思意,就是器件实体大小;
, m# |* a; a1 C; _1 q9 A6 t) S. [2、PLACE_bound,水平方向上,不跟周边器件发生干涉;垂直方向上,该层还有器件高度信息,防止结构上干涉。1 x! z" D8 i" F) J4 O
以上个人理解。
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