功能仿真、综合后仿真与时序仿真

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功能仿真：可以验证代码的逻辑性，不加任何的时延信息。仿真工具为modelsim（组合逻辑和时序逻辑都可以功能仿真），modelsim不能综合。在modelsim中添加相应的激励信号，调用modelsim时，会给出相应的时序关系。这只能验证你的代码正确性。
9 a+ u' U2 }% P# p综合后仿真：将刚才编写的代码通过综合器综合，若能够综合，则会添加相应的时延信息，判断你的代码是否符合要求。
' c5 Z9 I6 y, J* B$ y时序仿真：就是在IC上了。
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我的理解在编写veriloG代码时，将编写好的代码先做功能仿真，验证代码的正确性。代码时序符合要求后，将代码下载到FPGA当中，直接分析其时序关系，若是时序不满足在修改verilog代码。

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在modelsim中添加相应的激励信号，调用modelsim时，会给出相应的时序关系
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