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EDA365电子论坛网»电子社区 › 研发技术版块 › 信号完整性SI/PI仿真 › DDR仿真中，端接的设置
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[Cadence Sigrity] DDR仿真中，端接的设置

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zouliang
  • TA的每日心情
    无聊
    2022-5-16 15:25

    • 签到天数: 30 天

    [LV.5]常住居民I
    跳转到指定楼层
    1#
    发表于 2021-11-21 20:04 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    阿杜，用systemsi进行DDR仿真中，端接的设置，时钟最后的RC端接，在s参数的怎么处理，way1：直接设置电容和电阻值，使能并联的网络和上拉的电源网络。提取？3 ^0 S# e6 U) k& ]  b) p

    , q  @: V7 v) R, ]$ v; n! n1 Vway2：在systemsi中编写文件，暂时不会$ c. [) |9 i/ v9 v) j; h
    5 i1 _( B: {: C/ l7 G# f: F+ o% ~6 }/ ?

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    damengshu

    该用户从未签到
    2#
    发表于 2021-11-22 09:36 | 只看该作者
    s参数提取可以用“SPDLinks"，打开Allegro Sigrity SPDLinks
    . u' J9 {; R" K# _4 b* t

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    dzkcool
  • TA的每日心情
    开心
    2024-2-21 15:59

    • 签到天数: 313 天

    [LV.8]以坛为家I
    3#
    发表于 2021-11-22 11:17 | 只看该作者
    通常采用Way1

    点评

    zouliang
    好的，明白了。。。。。  详情 回复 发表于 2021-11-22 11:28

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    zouliang
  • TA的每日心情
    无聊
    2022-5-16 15:25

    • 签到天数: 30 天

    [LV.5]常住居民I
    4#
     楼主| 发表于 2021-11-22 11:28 | 只看该作者
    dzkcool 发表于 2021-11-22 11:170 M5 a' f2 A0 Q! x5 s, v% L
    通常采用Way1

    $ E! N7 R+ t3 V6 J好的，明白了。。。。。
    " Q& C5 ?, c. D0 @" Z: w5 S

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