关于cadence 等长设置问题求解

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1、在设置等长前，首先要进行叠层设置，这是为什么呢？目的是为了设置pin delay和 z axis delay吗？
2、为什么要建器件模型呢？
, |+ U9 n& c% }小弟有如上两个问题，希望大家给于解答，谢谢

flyingc381

只能说都不是必须的
3 i1 w* M( H; o
设等长有N多方法……

819535006

flyingc381 发表于 2011-8-24 16:55
只能说都不是必须的

. m9 p9 z1 D+ i" _0 a) R设等长有N多方法……

版主的意思：
1、可以不定义pin delay？
$ T. o- p9 }; r; u/ M2、如果是这种方法，设置模型是为什么呢？
. t5 ~% F" C+ @* D7 l. F新手，希望版主指点哦，谢谢

flyingc381

先要知道什么是pin delay
3 P9 B* z8 m: P+ U
以及什么地方才会用到pin delay,,设total etch length是不会用到pin delay的

+ d! l5 F) t0 x" g' l第二个问题，，加模型是为了提取拓扑结构，，在里面设规则，，

" [  i0 @1 W6 j# ?% S/ [6 l不提取一样可以设……

/ v# h. l; r8 d. A8 R  `0 W
$ V5 X3 q5 c1 R( {

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flyingc381 发表于 2011-8-24 17:04
. A( ?: S( Z  n. q' j+ W9 \先要知道什么是pin delay
. F1 n. v+ M' e: m" t. u, ~; _
$ _7 a0 d2 T4 c; B" a以及什么地方才会用到pin delay,,设total etch length是不会用到pin delay的

3 d0 D! Y# I9 O$ B: y哦，谢谢。
9 f. j1 s) `0 L0 T( S: q不过我对pin delay确实了解的很少，我想问的是pin delay与层叠结构是有关的吧？
! Y; Q) N/ B& H& b. n, [5 L这里提取拓扑结构？是不是就是为了提取一个等长的路径啊？

Scott.Dong

感觉楼主是在用SI分析做约束

flyingc381

pin delay与叠层无关，，只是芯片的参数之一