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关于约束规则设置的问题

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1#
发表于 2012-2-14 23:13 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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最近我通过论坛里DEA手册学习cadence,当我看到约束的时候有些问题还是不明白想请教一下:
/ `  Z: |9 e8 m( V0 J1、在net下signal integrity 下的electrical properties内的CLK行下的frequency,是什么呢频率是信号频率还是什么频率$ V8 }9 t# T  ]
2、在net 下timing的switch/settle delay 是如何计算出来的
9 E. h) }+ p# S6 l3、系统反射信号参数是如何计算的。
+ g/ c, s+ L, H$ D& \; `* c& }

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2#
 楼主| 发表于 2012-2-15 09:07 | 只看该作者
期待解答

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3#
 楼主| 发表于 2012-2-15 15:18 | 只看该作者
今天敬请各位能帮我解答

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4#
 楼主| 发表于 2012-2-16 16:02 | 只看该作者
怎么还没有人帮我解答呀

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5#
发表于 2012-6-21 16:55 | 只看该作者
关键是这个问题很大,不是一句几句能解释明白的呵呵

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6#
发表于 2012-6-21 18:59 | 只看该作者
要用這個功能 ,  必須要有 SI License .  _+ N3 c6 m& n$ F
有 SI License , 您還要懂 SI 才能用.
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