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科通 2012 Xilinx&Cadence 研讨会

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发表于 2012-3-28 10:07 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 tank986 于 2012-3-31 12:03 编辑
1 l4 S+ t( ^+ J1 A2 L3 F2 ^, U- U3 ~. I5 ?1 E( q  r1 Q1 V
科通 2012 Xilinx&cadence 研讨会3 o* e) n6 S8 d/ L# @/ |

3 `0 I  `+ o4 B/ V* ~  O8 zCadence and Xilinx - Helping You with System Realization
" D' ?( P# ?3 {  ?
. a& y2 q( t3 o9 ?/ \, a  R & ~$ q7 ]1 k' z/ W4 G6 U7 d( `
加速Xilinx FPGAs的设计进程并同时优化PCB layout 设计,并帮组您实现成本节约。
5 O1 U" {& G$ K& V9 Z/ X! A6 Y) i$ X0 W; u5 \9 v, _
随着集成化程度的提高,印制板设计中FPGA引脚数量越来越多,设计难度越来越大,同时设计者为了成本考虑不想在PCB上加层又不想增加整个设计时间。Cadence FPGA设计平台正是为了应对如此挑战。( u# C8 f% i& A' ~5 u6 N
: |; G* ]  n# p, S, L6 G
FPGA设计者,硬件设计师以及PCB设计人员致力于整个系统FPGA的pin脚分配上达成一致。在这次研讨会中,你将会了解FSP和allegro结合xilinx平台在短时间内正确无误的完成设计,这样既可以节省更多设计时间又可减少PCB设计层数。: d$ e) J; m9 m. M; i9 \
' K9 P; \; p4 q, m. k- G
3 @2 o" s5 r( o- p% y% M

2 W3 j; R9 S4 q+ e; A' }您将有什么收获:
: q8 J6 f' U  H. t1.  运用Allegro FPGA System Planner来完善FPGA的pin脚分配从而优化整个系统的协调性。
* Q9 G1 Y4 P. W  `4 [% b- t- S2.  运用Allegro FPGA System Planner产生其他信号在PCB板子走线逻辑关系以及FPGA logic/timing-aware的pin脚分配。+ f3 g% i8 Z- c$ ^. Y3 {  V$ Z
3.  在不影响IP逻辑关系或时序要求的情况下,运用PlanAhead和IP library对pin脚进行优化。
7 G2 @# a$ n: f4 \4.  从Allegro FPGA System Planner的设计中产生所需要的PCB文件。  S  I/ Z# A+ [! [
5.  PCB Layout工程师在PCB中根据需要调整并运用FSP优化FPGA pin分配( W1 X9 Y; n" j( Y5 q" O
6 c! Z6 o5 f1 [% a. w2 j: J& i

( R- ]; r: V! N( b& {参加对象: 8 w0 q* d' _% r$ D2 ~& r- v" O6 i2 p( a
§  FPGA设计人员
, D# b3 ]+ c) }$ R0 ~§  硬件设计人员
) V  H& e: c% p§  硬件设计经理- [6 l. s4 u. H& R. v& K6 l  Q  h
§  PCB layout 工程师& s4 z$ i! L' o) D8 ~9 a
# Y, G! h! ]$ P/ o( ?3 @' O7 a

0 W5 G% \- U5 y& |, t涉及到的运用软件:2 N% a. M9 H9 n1 n1 W
§  PlanAhead4 T8 E- m9 S4 M+ O
§  Allegro FPGA System Planner
1 e( k) z, _9 n* o% b- i§  Allegro Design Entry HDL
; S4 G/ j, A4 P: j7 z! W1 @§  Allegro PCB Design HDL& H- U( s% {$ b- M9 s5 u
§  orcad Capture CIS9 r( h, ]" y  ]4 n* X

$ S* ?* V, Z) ?/ Z深圳,4月17日(9:30-16:30)  ?+ e. U8 X. [- ^# x0 Y
地址:深圳市福田区福中三路1006号诺德中心4楼H 第一培训室
* E* t2 M0 O9 l% u# W北京,  4月24日(9:30-16:30), {- [6 h5 e, Q4 O" e
地址:北京市海淀区海淀东三街2号欧美汇大厦15层1501至1508单元3 X$ b" i) M# k+ K! O$ j' P

. R4 N2 @/ u/ [, ~& b" @6 Y# Q4 M3 M* C1 o% U1 m' A# U7 r
) H0 Q: V: {4 G; I
Time; |4 B0 |5 r7 ]' C6 w
Item
4 b% p9 J/ l  Y/ A
7 D( r& h# s$ i% R7 @9:30-9:45
8 u0 U4 L  ]; i  m1 B5 Q( n 公司介绍及会议议程
3 S! n; e3 a' Z; z& b3 l 8 d: q& Q& m  e* ^( F/ O
9:45-10:45
1 b# c5 F, N4 g) n2 Y Xilinx设计技术讲座( K: O5 X7 I3 U$ n( w0 P. L
" l& ^$ U2 b! _' _( }2 B$ x
10:45-11:00
; L- ?) W/ R6 m- K. W% n( X 休息3 T3 {- d  d; j. S0 i9 ]% I
; M8 H& a1 Y$ E" G9 t* ~3 w' g* g
11:00-12:000 {3 O! ^6 V4 p  {# I
Allegro PCB 工具New Feature讲座
' w3 [+ X0 f" z$ Y6 p7 _, y ; U% N/ J; @+ Q8 i' B
12:00-13:30
1 [1 U6 L: h/ d  H! H Lunch# `! n! L9 p* B' d7 z, W
6 j; Y3 I/ |2 q6 A# T: s# w* X  p
13:30-14:45
3 O% S6 u& [1 y. K2 \, r6 [ FPGA System Planner介绍讲座及演示
* ~/ C" a5 P& |$ q$ A3 I, h   Z3 }0 N+ ?! E* Z8 Q; [- i  s! n1 f  a
14:45-15:000 H" y$ Z3 P! G( s1 E  a) r
休息
6 [1 H' w5 Z. ~* {2 G5 s$ p: Z
, v/ ?* V$ }+ C15:00-16:30% \8 O4 A0 D& D2 M( X
FPGA System Planner操作及答疑
8 S) I% a& X9 E0 E# i/ R" W
5 \6 _0 }4 t  b; S* r4 r3 u3 ]* b7 J1 c& \5 q* G; w( Y8 k4 L
" Z, Q4 b. u3 }9 m6 ]* ?" v6 S- J1 Z

; o3 I* A% y$ }报名方式:
: V/ T7 `+ }6 A* ~4 ^8 l- g1.   详见附件; J% h$ \( y6 l2 P: ^$ J
2.        请认真填写以下信息,并保证真实有效,我们将在审核之后发出确认函,确认函里面有具体参与方法。
" B/ Q* x& s, n/ E  b# E! \& w8 v  N; G+ Y3 J+ Y$ A0 h
姓名:部门:3 R) d! R, f% y, r

3 @5 Y) c% p- R7 h电话:邮编:! k, ?: D# Z( T2 S( V

4 Z) i+ T' a7 ?! T+ x# E职位:城市:; r' x+ i- G0 j$ j: `- I

8 ?: p: Z2 O1 q" `公司:                                  地址:5 _! I0 P4 I2 E  F
/ B' i6 R) T; c$ J6 m5 B0 R# t

9 h* a  v5 X: b咨询热线:, D3 d6 V" t1 h. V- I. f" |

/ L: H* d* J6 F3 r  K# q; [( Z联系人:陈敏敏 8 L' o. Q/ R- J# ]8 ^! k
电  话:021-51696680-8057 / b  x. T# }' P  y6 |  @7 f

$ M  a: c! p5 f
/ e+ G& ]5 [. D+ Z9 \+ \5 S6 R' [1 L9 Y
5 F: ^  X  i7 j0 C

+ |+ X( J5 ~& G5 d1 c) T
0 v: z8 k, t9 F7 t! V! I有任何问题,欢迎来电咨询!或关注科通官方微博了解更多资讯!8 L( c3 m3 I* ^9 t9 X  ]' V

8 ?5 d# \1 m/ j) {3 |" t6 ~4 y
  j- d3 a4 r- u' ^' Z0 c5 b/ ^/ a0 Z0 E' {1 f

cadence_Workshop_Detail_English.pdf

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    发表于 2021-1-16 23:21 | 只看该作者
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