传输时延问题

LPDDR4 · 发表于 2023-4-11 17:00

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本帖最后由 LPDDR4 于 2023-4-11 17:59 编辑

用POWER SI提取S参数，systemsi进行DDR仿真，发现DQ数据跟DQS的延时相差了95ps，而实际走线长度偏差仅为为340mil，Dk值为3.4，我的理解是340mil对应时间大约为50ps，与95ps相差了大约45ps。而同组的8位DQ数据延时跟走线长度能对应上，请大神指点迷津。
补充：DQ走线为1757mil，DQS走线1411mil（300mil表层走线，其余与DQ同组同层）

Griffin · 发表于 2023-4-11 17:08

这个问题问的很细，我也是这个类似的问题，请大神现身

qawsedfffrr · 发表于 2023-4-11 17:29

本帖最后由 qawsedfffrr 于 2023-4-11 17:30 编辑

个人思考：1、一个大约的公式6mil 1ps，可以很粗略的套在表层，套用在内层相对适用，所以如果是内层你340mil 应该是 56ps左右。
想要在精确的时间用SI9000 套入叠层就可以知道走线的Td。2、串扰会影响信号之间的延时。3、你仿真设置参数能不能保证正确。4、同组同层是否满足？表层扇出长度是否都一样？

qawsedfffrr · 发表于 2023-4-11 17:33

最好把走线的情况图片上传上来有利于分析

dzkcool · 发表于 2023-4-12 11:07

模型的时延也在里面

LPDDR4 · 发表于 2023-4-12 11:11

dzkcool 发表于 2023-4-12 11:072 E% [- p K: a4 J
模型的时延也在里面

发射和接收的时延已经去除了，只剩PCB传输线

dzkcool · 发表于 2023-4-13 12:17

芯片的门电路延时也去掉了？

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[Cadence Sigrity] 传输时延问题

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