《Mentor SiP系统级封装设计与仿真》出版与技术答疑！

li_suny

yth0 发表于 2013-4-20 16:47
这个分两次挖就行了吧？

: C9 `: Z4 [' {" F& g+ M& N这个你可以尝试一下，
6 O& |: l1 q" k6 `. Q0 C我用的是先挖外边方框，再添内部铜皮的方法，形成这样特殊的空腔。

sexfei

li_suny 发表于 2013-4-22 10:17
间距一般是按照规则设置中的Pad to pad的间距，可自动放置。
8 b9 u* R  F1 `; `放置在固定坐标上，这个应该无法自动处理， ...

  [4 S' K  m, m) p( N" `比方说每边放置三列，一次放置一列，能把每一列放置在固定的坐标上吗，就像做封装时放置一列焊盘时，按一下F3键，就能输入坐标放置了！

yth0

li_suny 发表于 2013-4-22 10:30
! y2 y* w/ o/ R4 Y  W& Z8 }- n/ @/ H这个你可以尝试一下，
3 i* B( u% [1 A7 o9 o$ B我用的是先挖外边方框，再添内部铜皮的方法，形成这样特殊的空腔。

呵呵，我试了一下，两次挖可以，我觉得主要是想挖去的那部分中间有空腔，软件被整晕了，不知道该怎么挖了，{:soso_e113:} 如果把这个图形打散，形成2个中间没有空腔的图形就可以挖了。
7 s# G6 J; e6 n: Z
0 L1 e' M1 G2 Y. n9 `" A; b9 E
) [6 r1 a& S+ M9 u2 d


2 h# i% k: L( X* n: @
- M5 k5 P7 e! s) t$ {
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* K1 |( t; H: c' h# p4 G
9 V; o# a4 C) r  G# G$ [) o4 D6 m5 j

li_suny

sexfei 发表于 2013-4-22 14:09
% y# `, @4 G' b0 H比方说每边放置三列，一次放置一列，能把每一列放置在固定的坐标上吗，就像做封装时放置一列焊盘时，按一 ...

放置Bondpad(bondfinger)就像是布线一样，对坐标确实没有严格的要求，实际上打线的时候也是如此。
5 b; b; N: ~. L0 C当然放置整齐会比较美观，我通常是设置一定的Grid或者辅助线来对准。

建库的时候放置焊盘可以输入坐标，因为焊盘对位置要求很精确，而Bondpad对此并没有要求，因为打线时是很灵活的。
所以，将Bondpad理解为布线的一部分会更加合理。

li_suny

yth0 发表于 2013-4-23 08:30
. }( }: r* L* u9 H' S0 O' t呵呵，我试了一下，两次挖可以，我觉得主要是想挖去的那部分中间有空腔，软件被整晕了，不知道该怎么挖了 ...

你这个思路很好，通过两个多边形图形组成了一个中空的非多边形图形。
这种思路可以推荐给大家，谢谢！

lovelijizhi

请问在Expedition PCB 中什么时候可以用Constraint Editor System中的file>Import>Layout Template中倒入Layout Template?现在发现有块PCB中的Layout Template有点问题，想重新倒一下Template但是Import>Layout Template是灰色的，不可以用，什么情况下可以用呢？谢谢！

lovelijizhi

* O/ x, }& _4 d& v3 K' T+ d
大家好！下面是对369#的解释。这块PCB最开始用的是4层板的layout template，后来改成单面板，下面发现有图示错误。
* b5 E! F1 L8 ?' PLayer Range: Layer 1-4,应该是Through Via的。project文件见下面的zip。请问怎么重新倒入layout template?谢谢!

lovelijizhi

怎么没人回复？

li_suny

lovelijizhi 发表于 2013-4-27 14:15
3 ~1 ?' Q. k1 Y' z% C' j0 Y0 q大家好！下面是对369#的解释。这块PCB最开始用的是4层板的layout template，后来改成单面板，下面发现有图示 ...

“import Layout template“
功能只在开始设计原理图的时候可以用，方便原理图设计师对板层进行规划，这时候，从原理图中打开CES，可以使用此功能。

而当进入PCB以后，有了确定的层叠，这个功能就变灰色了，不能再重新导入了，这时候就需要从PCB中的Setup Parameter中去更改层叠设置。

$ d, p/ d1 x' {  t0 t8 x

simhfc

在7.9.4版本里，即使在PCB里变更了层数，回到CES里，底部信息窗口显示的template仍然是最初的layer；
1 d8 e/ ^& w# L3 n
7 }$ X3 P+ ^/ P比如最初采用了6 Layer template，后在PCB中增为8 Layer，打开CES，底部的Output窗口仍然显示 Layout Template: "6 Layer Template"；
" e% g$ `4 {- a* V
# Q. K3 M+ i4 E& D虽不影响其他任何设计，但总觉得有点疙瘩，嘿嘿……

li_suny

simhfc 发表于 2013-4-28 13:48
  R; z6 f* j- H. A+ L在7.9.4版本里，即使在PCB里变更了层数，回到CES里，底部信息窗口显示的template仍然是最初的layer；
; k8 ~4 K" }* s9 J, P7 g
比 ...

! K# {7 l' A) b这个信息是正确的！说明这个设计引用的模板（通常是在库里定义好的模板）。
& b) r0 g" [; |1 h* D
无论后来设计变成了什么样子，包括层数、层叠结构、外框等，但最初引用的模板是不会变的。
, C+ T4 ]3 M3 y% z% [相当于设计最初始的状态的记录。

simhfc

$ X5 q+ `! q8 Y

li_suny 发表于 2013-4-28 13:59
4 _2 h. H  o  C这个信息是正确的！说明这个设计引用的模板（通常是在库里定义好的模板）。

无论后来设计变成了什么样 ...

+ ?. U! H, ~( @- ]4 n5 M5 @- M
我能理解，但PCB的Layer都已经变动了，CES里的Stackup也同步变化了，仅仅在信息显示上仍给出老模板的信息已经没有用处了，还不如显示与当前设计对应的信息；
$ v% ]. `- a* b5 C, n% H& z. F
: Y: G. O1 A+ v2 A3 L9 W6 H毕竟Stackup如果需要变更，在设计开始后不久、布线等工序完成之前就需要着手了，那样底层的变动，保留最初原始信息的意义不大。

li_suny

simhfc 发表于 2013-4-28 21:19
我能理解，但PCB的Layer都已经变动了，CES里的Stackup也同步变化了，仅仅在信息显示上仍给出老模板的信 ...

这个原始信息确实意义不大，所以我从来都没注意过{:soso_e120:}

simhfc

li_suny 发表于 2013-5-2 09:47
这个原始信息确实意义不大，所以我从来都没注意过

$ m, F" e% V+ r' _8 E% [/ a8 J唉~~~ 自从注意到这个信息，每次开CES都忍不住去瞄一眼，成了疙瘩，强迫症啦~{:soso_e118:}

cxt668

Orcad画的原理图怎么将网表导入到EE PCB中？有没有详细的新PCB封封装库的教材？谢谢！