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发表于 2008-8-19 15:52 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
我从orcad to allegro时,出现错误.
9 ?) @; F6 g. p4 D, n) e: y8 u  YNettev 如下,请帮忙看看哪地方出了问题..- Y9 K5 K$ I- ]8 d' D6 F
$ j  h5 ~7 {0 ^/ c7 v9 c

5 Y6 `- l: x+ E; \' {1 w$ f( acadence Design Systems, Inc. netrev 15.7 Tue Aug 19 15:49:19 2008
: S# _' @: A9 _+ @(C) Copyright 2002 Cadence Design Systems, Inc.% y2 f* M- V  W+ ?" d/ c* c- E
------ Directives ------  s$ m! g! P- w% j  {6 v- _- h' V* C
RIPUP_ETCH FALSE;& U* H$ b3 d9 ]' T
RIPUP_SYMBOLS ALWAYS;/ ?) k2 u$ t& t! B) J
MISSING SYMBOL AS ERROR FALSE;. x) C% n" ?; F+ q5 j$ g  g6 l
SCHEMATIC_DIRECTORY 'd:\project\project\orcad\allegro';0 |3 @; \  T( P- V9 \7 _1 E
BOARD_DIRECTORY '';+ K0 }* m9 c( C) [5 n0 p) p
OLD_BOARD_NAME 'halfadd.brd';
! H$ a: h6 \- VNEW_BOARD_NAME 'halfadd.brd';
7 u5 n5 L4 D  {: y* P4 M2 mCmdLine: netrev.exe -5 -y 1 -n -i d:\project\project\orcad\allegro d:\project\project\orcad\allegro\halfadd.brd d:\project\project\orcad\allegro\halfadd.brd
* v3 l. J4 Y; P. L# h0 c  b------ Preparing to read pst files ------
$ d& H' W7 J* K7 Y) ZStarting to read d:/project/project/orcad/allegro/pstchip.dat   L0 z3 S2 C8 q) W, {: E. Y
   Finished reading d:/project/project/orcad/allegro/pstchip.dat (00:00:00.00)1 s/ O: W5 T4 q; q% P7 f; G
Starting to read d:/project/project/orcad/allegro/pstxprt.dat
/ Z$ y5 E  q$ R$ B4 c5 N- F   Finished reading d:/project/project/orcad/allegro/pstxprt.dat (00:00:00.01)% v/ Y  g& o8 E) z8 f
Starting to read d:/project/project/orcad/allegro/pstxnet.dat
$ S; ]5 Q2 E( _- b   Finished reading d:/project/project/orcad/allegro/pstxnet.dat (00:00:00.00)7 H+ \  L& s3 w! K" q4 Q0 t
------ Oversights/Warnings/Errors ------+ c2 R7 N* F' d; c; t, R

2 ^8 v. D/ }9 q! Y) P#1   WARNING(304) Device/Symbol check warning detected.
" I5 p2 M- T( f2 i! C4 a, p+ sSymbol 'DIP14' for device '74LS04_DIP14_74LS04' not found in PSMPATH or must be "dbdoctor"ed.* H, a% p- h- N% F9 Y0 x
    Alternatively, the JEDEC_TYPE is not defined for the device in the pstchip.dat.) M9 C3 F% W5 c- ~( O  K6 I8 `  y
#2   WARNING(304) Device/Symbol check warning detected.7 u" Y0 J8 g; B8 ^
Symbol 'DIP14' for device '74LS08_DIP14_74LS08' not found in PSMPATH or must be "dbdoctor"ed.* c9 }6 c7 k' \8 ]1 z; Y
    Alternatively, the JEDEC_TYPE is not defined for the device in the pstchip.dat.
/ o" Z6 w& C& W$ z: P#3   WARNING(304) Device/Symbol check warning detected.) |- V& x# ^, `. o; b
Symbol 'DIP14' for device '74LS32_DIP14_74LS32' not found in PSMPATH or must be "dbdoctor"ed.
0 H; H' y. Y) B9 k! H3 P  j    Alternatively, the JEDEC_TYPE is not defined for the device in the pstchip.dat.+ h, f9 L6 F$ `1 u  U. X
------ Library Paths ------
* L! M4 p9 a1 k( TMODULEPATH =  . 7 G# O' i3 N( f! T# c
           F:/Cadence/SPB_15.7/share/local/pcb/modules
+ Z4 Y5 K& i8 v$ {( t- ?+ XPSMPATH =  .
- V6 o) e1 @4 V3 B           symbols + U3 G: `; p6 {/ s
           .. ' ?/ u, V" o9 }8 l8 F& X! Q- l* S* |
           ../symbols 5 ^) Y" f) V# t* }& |8 P4 H# h' Z
           F:/Cadence/SPB_15.7/share/local/pcb/symbols
; ]- w# D, B( q           F:/Cadence/SPB_15.7/share/pcb/pcb_lib/symbols . W3 |& Y2 u9 J% P$ f. z
           F:/Cadence/SPB_15.7/share/pcb/allegrolib/symbols ( l7 T- e2 S9 w6 u  V' i" e' q
PADPATH =  .
# i9 M  ?! G0 S$ n7 V% D# V7 d           symbols
, A* V( O5 C, u# J* X% i3 t; D" M           ..
/ o, Z8 U( O1 Y$ Q+ g& W           ../symbols
0 i0 U( P$ Y# ?. l           F:/Cadence/SPB_15.7/share/local/pcb/padstacks 6 h% W% o% A4 i
           F:/Cadence/SPB_15.7/share/pcb/pcb_lib/symbols ; Q5 g. c* h5 `2 [
           F:/Cadence/SPB_15.7/share/pcb/allegrolib/symbols 2 \7 B) I; U  L1 U5 i5 B

8 d9 {) y& _3 {; O" u- j7 U------ Summary Statistics ------
! q& n$ w! K: O! s* S. ?! b  K7 f3 j$ {) T) _% J
netrev run on Aug 19 15:49:19 2008
+ W( X8 v/ b0 o2 J4 ?, ]" Y   DESIGN NAME : 'HALFADD'$ w0 q+ s. l7 S4 k2 w+ z
   PACKAGING ON May 28 2006 22:05:31, T. P' E! y$ u" K; Q4 A
   COMPILE 'logic'# q9 u& l* B% x, r% P7 U% t
   CHECK_PIN_NAMES OFF
7 O( J# A. b  X/ m( C2 c   CROSS_REFERENCE OFF9 l; o7 B3 ^6 u$ A0 C0 T
   FEEDBACK OFF8 X( E2 O; y. j" U
   INCREMENTAL OFF
7 G8 V3 c: M) ]% v+ K+ u1 O* r   INTERFACE_TYPE PHYSICAL1 s2 j; u3 a3 q. i
   MAX_ERRORS 5003 K% I; O2 {7 y$ j1 B# W, i
   MERGE_MINIMUM 5( u" [( y3 \0 s6 {! j, f/ D1 g# N
   NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|', c$ C- U& p7 {0 ~4 L" q! k- \
   NET_NAME_LENGTH 24
. ?5 j0 @, Q! C/ s  v0 K* X   OVERSIGHTS ON
" I" j* [1 C2 c# H8 B   REPLACE_CHECK OFF
. [% U+ ~5 o5 `0 ~. @; n& }   SINGLE_NODE_NETS ON2 a5 o) S8 ?9 {$ I
   SPLIT_MINIMUM 0  Q, _! c) n6 i$ R* ~0 ~5 K/ e
   SUPPRESS   20
! H; Z: e0 \+ ^  w5 d, d   WARNINGS ON# y2 {8 t# D6 h) V- a
No error detected
6 S* k& |( \2 r2 t2 I No oversight detected( |& m% f2 Y! S2 X, A" s
  3 warnings detected! s. p6 j& e* D* E1 ~0 q5 \. S
cpu time      0:00:14
6 l8 n3 [; \0 }( z8 E8 W0 z/ s4 pelapsed time  0:00:00

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2#
发表于 2008-8-19 16:18 | 只看该作者
封装没有找到吧,应该有个封装对应的PSM文件。

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3#
 楼主| 发表于 2008-8-19 17:22 | 只看该作者
你的意思是,我在创建Netlist前,要在Allegro中做好原理图中各零件的封装?

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4#
发表于 2008-8-20 10:55 | 只看该作者
最好是这样,不过如果不直接从CIS里将Netlist导入到Allegro中的话,即只生成Netlist是不会要求有相应封装的。但是一旦需要导入到Allegro中的话,那就必须要有相应的封装。9 T5 [! U: A, Z  Y6 x' [
" ~9 X( g6 a: M. u  E8 L" S
[ 本帖最后由 lihuizju 于 2008-8-20 10:57 编辑 ]

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5#
发表于 2009-1-5 15:08 | 只看该作者
楼主,您的这个问题怎么解决的啊?我也遇到同样的问题

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6#
发表于 2009-1-5 15:35 | 只看该作者
我今天也遇到这样的问题了,已经解决了。你把DIP14.dra、DIP14.psm和相应的焊盘文件放到封装目录下就ok了。要是没有这样的文件你就必须自己做封装了。

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7#
发表于 2012-6-18 15:15 | 只看该作者
恩,楼上正解,
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