DDR3走线分组

flywinder

请教大家，DDR3走线要分几组呢，每组是哪些线呢

天翼

具体DDR3信号走线等长，以16bit DDR3 为例
; s: `) u9 v$ s1 t+ Z$ b+ M一、时钟信号CLK
+ m8 h# }: U8 O  时钟信号CLK 的长度要求如下：
  1、CLK 信号走线长度最长不能超过4inch；
' d- ?3 w6 S3 l: P  @  2、CLK 差分对信号走线严格走差分，差分对内部走线的长度差推荐小于5mil，即：
     |LCLKxP-LCLKxN| < 5mil；
- z* N9 R$ p1 d: g! m  k- H  3、DDR 走线线宽和线间距不能小于4mil。
二、数据选通信号线DQS
  数据选通信号线DQS 的长度要求如下：
1 w  E3 e, h/ r( B+ ]  1、DQS 差分对内部两根信号线严格等长，差分走线长度偏差推荐小于5mil，即：
     |LDQSxP-LDQSxN| < 5mil；
1 v; _9 z7 r( ~  2、DQS 以CLK 时钟走线长度为参照进行走线，其走线长度相对于CLK 的走线长度
0 n* D3 n8 B5 c8 G     允许的偏差为±250mil，即：LDQSx = LCLKx +/- 250mil。
三、数据信号线DQ[0:31]
   数据信号线DQ[31：0]的走线长度以DQS 作为参考，偏差50mil，具体如下：
   1、DQ[7:0]以DQS0 的走线长度为参照进行走线，允许偏差范围为50mi，即：
      LDQ[7:0] = LDQS0 +/- 50mil；
. `. e7 f- y8 Q9 N& _" Q3 K  F  a   2、DQ[15:8]以DQS1 的走线长度为参照进行走线，允许偏差范围为50mil，即：
) y1 H2 E& ^! _7 Z* G# T8 c      LDQ[15:8] = LDQS1 +/- 50mil；
; v+ `: P: d+ a0 Y# U, {$ k! w   3、DQ[23:16]以DQS2 的走线长度为参照进行走线，允许偏差范围为50mil，即：
      LDQ[23:16] = LDQS2 +/- 50mil；
   4、DQ[31:24]以DQS3 的走线长度为参照进行走线，允许偏差范围为50mil，即：
      LDQ[31:24] = LDQS3 +/- 50mil；
   5、数据走线推荐以 GND 层为参考平面，在无法满足的情况下，要求同组同层走线。
四、数据掩码信号线 DM
; b+ m. ^! c# S& F2 [4 `    数据掩码信号线DM 的走线长度以DQS 为参考，要求如下：
, a7 V1 L' T8 e. F    1、DM0 以DQS0 的走线长度为参照进行走线，允许偏差范围为50mil。
    2、DM1 以DQS1 的走线长度为参照进行走线，允许偏差范围为50mil。
    3、DM2 以DQS2 的走线长度为参照进行走线，允许偏差范围为50mil。
    4、DM3 以DQS3 的走线长度为参照进行走线，允许偏差范围为50mil。
. S$ L8 @) F3 I: z" R- `五、地址信号线ADDR[0:14]
    地址信号线ADDR[0:14]的长度要求如下：
) t5 S8 p+ T6 ~; J    1、ADDR[0:14]以CLK 时钟走线长度为参照进行走线，允许的差范围为100mil，即：
5 r) A$ H2 y! ?; c; t# Q       LADDR = LCLK +/- 100mil；
( h+ c3 K; ^: Y    2、地址线采用 T 型走线，T 点到Hi3531 端管脚的走线，最长不超过2inch；T 点到
       DDR 颗粒端管脚的走线，最长不超过1inch。
* B/ \; y& O  q0 P六、控制信号线
* @* C! f8 W9 D! N    控制信号线BA[0:2]、DM、CKE、CSN、WEN、CASN、RASN、ODT 的长度要求如
, e) h' ^4 N, }' T! {0 _    下：
+ m8 J7 x) O" y    1、控制信号线以 CLK 时钟走线长度为参照进行走线，允许偏差范围为100mil；
    2、为减小信号反射，建议所有 DDR3 SDRAM 接口信号走线避免穿越电源地分割区  
' t+ G1 G6 q# O' ?       域，保持完整的电源地参考平面，单板PCB 设计时传输线阻抗控制在50Ω±
" ^) Y, l% b1 t, K9 l0 B       10%，DDR3 时钟差分线阻抗控制在100Ω±10%。

* {6 h4 o/ o3 s4 z以上仅供参考，这个是支持总线频率：533MHz～620MHz，如频率跑的低可以适当放大误差。

天翼

地址线和控制命令线可以按照一组来画，这个遵循2W原则就可以了。而数据基本上要遵循3W原则，CLK可以尽量大于3W。
/ @6 p/ Q" M. v7 U5 Z  O按照上面的说明，一组一组的分好，再去做等长就可以了。

flywinder

天翼 发表于 2013-11-19 13:55
' T' |. V$ a3 a( Y: g以16bit DDR3 为例,走线分以下几大组：
1、时钟信号CLK。
+ c# `- ^- F/ e) I2、数据选通信号线DQS。

6 p6 B* l" l* K3 S; j0 L
走线时要求同组等长，是只分分数据组和地址组么？
" `% ~5 E! i7 x; y控制信号线和地址信号线要等长吧？

天翼

以16bit DDR3 为例,走线分以下几大组：
1、时钟信号CLK。
% u; [! B/ x  p8 v0 P  a* c$ ^) S9 f2、数据选通信号线DQS。
3、数据信号线DQ[0:31]。
8 s1 O& l' b0 C7 B  (1) DQ[7:0]以DQS0 为一组。
  (2) DQ[15:8]以DQS1 为一组。
7 j, b; \  Q4 _- m, ?/ f  (3) DQ[23:16]以DQS2 为一组。
9 y. M% W  S& v. j# s  (4) DQ[31:24]以DQS3 为一组。
  数据走线推荐以 GND 层为参考平面，在无法满足的情况下，要求同组同层走线。
4、数据掩码信号线 [0:3]；
5、地址信号线ADDR[0:14]；
- A* _& `& ~- L. n8 `, J6、控制信号线BA[0:2]、DM、CKE、CSN、WEN、CASN、RASN、ODT；

flywinder

天翼 发表于 2013-11-21 16:11
具体DDR3信号走线等长，以16bit DDR3 为例
$ \* a+ H* D* F9 N8 z0 j1 Z: C1 X一、时钟信号CLK
1 k% F  e0 o" L; Q5 V  时钟信号CLK 的长度要求如下：

嗯，受教了，谢谢如此详细的解答

看了jimmy版主的视频，具体走线时分组似乎有点小不同：

pcb上具体走线时：  以16bit DDR3 为例

0 Y8 N' H* X6 o$ `# n* G数据组分四组：
- ]/ x7 I6 I- s3 z: S& O每组包括：DQ(8),DQS(2),DM(1)
2 f( O5 I# Z  `3 x; K) p) ^地址线一组：
每组包括：ADDR(15),BA(3),DM,CKE,CSN、WEN、CASN、RASN、ODT ,CLK/CLK-N

不知道你们走线时是怎么分组的，是不是地址线和控制命令线分开分成两组？
" E# K" F& i( W, D# ]' i
: Y& r4 f6 u9 t' h6 g按上面的分发，要求同组同层的话，地址线这组显得有点多，走线时应该会占很多空间

刚学这个，很多还知识耳闻目染，谢谢哦
  J: `, S2 |( U* y2 w7 l+ w
{:soso_e163:}

flywinder

天翼 发表于 2013-11-21 17:55
! Z" g/ y' a# ?: }# e) r0 [地址线和控制命令线可以按照一组来画，这个遵循2W原则就可以了。而数据基本上要遵循3W原则，CLK可以尽量大 ...

嗯，谢谢啊，记得在哪里见到过有说同组的线过孔数要一样，可是看到的板子几乎都没有这样做呢

难道是我理解错了？

monica9803

学习了

ang629

我也是纳闷，都说要同组同层同过孔，不过看到的板子好多都没这样做，毕竟这样做在板子面积有限的情况下太难了，包括原厂的demo同组数据线也是分了3层走线(top bottom S1),但是不知道他们是怎么控制不同层的影响的

semisky100

精辟

lhc9255

受教了！谢谢楼主

chuxuepcb

ang629 发表于 2013-12-4 17:11
我也是纳闷，都说要同组同层同过孔，不过看到的板子好多都没这样做，毕竟这样做在板子面积有限的情况下太难 ...

/ ?/ V! t2 P0 ]/ _0 @/ J! V: z同感
+ @& ^6 @' [% r6 y! M" p

wbm03yd2

学习了，谢谢！

cxt668

天翼 发表于 2013-11-21 16:11
. [0 w' P0 W1 g" c2 ]: x1 b' a具体DDR3信号走线等长，以16bit DDR3 为例
一、时钟信号CLK
( N7 `" @, o+ c0 j8 a* p  时钟信号CLK 的长度要求如下：

受教了，谢谢！