DDR3走线分组

flywinder

请教大家，DDR3走线要分几组呢，每组是哪些线呢

天翼

具体DDR3信号走线等长，以16bit DDR3 为例
9 X4 P5 b* p: b" m' N6 v一、时钟信号CLK
; s/ d/ E% A# }/ b0 s4 x# b# M+ D  时钟信号CLK 的长度要求如下：
& N: a; n; E/ p. r% @! M5 Y  1、CLK 信号走线长度最长不能超过4inch；
! W! B8 G6 A* s4 m! M  2、CLK 差分对信号走线严格走差分，差分对内部走线的长度差推荐小于5mil，即：
' @9 c/ k- p- I- D! ]     |LCLKxP-LCLKxN| < 5mil；
  3、DDR 走线线宽和线间距不能小于4mil。
8 [+ s% L$ k. [二、数据选通信号线DQS
! Y! z0 r( _% s0 j/ Y  数据选通信号线DQS 的长度要求如下：
  1、DQS 差分对内部两根信号线严格等长，差分走线长度偏差推荐小于5mil，即：
8 j, g* q, X6 ?     |LDQSxP-LDQSxN| < 5mil；
  2、DQS 以CLK 时钟走线长度为参照进行走线，其走线长度相对于CLK 的走线长度
     允许的偏差为±250mil，即：LDQSx = LCLKx +/- 250mil。
三、数据信号线DQ[0:31]
   数据信号线DQ[31：0]的走线长度以DQS 作为参考，偏差50mil，具体如下：
   1、DQ[7:0]以DQS0 的走线长度为参照进行走线，允许偏差范围为50mi，即：
( W9 x; |$ Y1 w# q: D* d0 H5 N  t      LDQ[7:0] = LDQS0 +/- 50mil；
   2、DQ[15:8]以DQS1 的走线长度为参照进行走线，允许偏差范围为50mil，即：
      LDQ[15:8] = LDQS1 +/- 50mil；
- Z$ L; p" X6 _; r. N% ^9 |   3、DQ[23:16]以DQS2 的走线长度为参照进行走线，允许偏差范围为50mil，即：
  Y3 U( f; Q, X3 N8 B2 E      LDQ[23:16] = LDQS2 +/- 50mil；
   4、DQ[31:24]以DQS3 的走线长度为参照进行走线，允许偏差范围为50mil，即：
+ R8 ~1 r& t+ e: i% k: R. O      LDQ[31:24] = LDQS3 +/- 50mil；
4 [# ]- g" Y1 F* h$ a5 ?! \   5、数据走线推荐以 GND 层为参考平面，在无法满足的情况下，要求同组同层走线。
, g# |- P  {8 C四、数据掩码信号线 DM
    数据掩码信号线DM 的走线长度以DQS 为参考，要求如下：
( r% ?8 Z- r6 U6 E0 x+ L    1、DM0 以DQS0 的走线长度为参照进行走线，允许偏差范围为50mil。
    2、DM1 以DQS1 的走线长度为参照进行走线，允许偏差范围为50mil。
$ j& v" k1 z8 k' ~    3、DM2 以DQS2 的走线长度为参照进行走线，允许偏差范围为50mil。
" e; e: m" Q3 H3 v" D    4、DM3 以DQS3 的走线长度为参照进行走线，允许偏差范围为50mil。
/ P# i  m, G1 e$ y4 I, y五、地址信号线ADDR[0:14]
    地址信号线ADDR[0:14]的长度要求如下：
    1、ADDR[0:14]以CLK 时钟走线长度为参照进行走线，允许的差范围为100mil，即：
       LADDR = LCLK +/- 100mil；
    2、地址线采用 T 型走线，T 点到Hi3531 端管脚的走线，最长不超过2inch；T 点到
       DDR 颗粒端管脚的走线，最长不超过1inch。
/ T" I' @5 @. T0 C7 {) o六、控制信号线
# ~( p1 A1 M- G8 _+ N3 V" P( J    控制信号线BA[0:2]、DM、CKE、CSN、WEN、CASN、RASN、ODT 的长度要求如
    下：
3 X8 l! W2 g9 o6 J7 M, P    1、控制信号线以 CLK 时钟走线长度为参照进行走线，允许偏差范围为100mil；
, l4 _/ p$ y! t+ x3 N- ?    2、为减小信号反射，建议所有 DDR3 SDRAM 接口信号走线避免穿越电源地分割区  
0 Z6 v8 A- e2 O       域，保持完整的电源地参考平面，单板PCB 设计时传输线阻抗控制在50Ω±
       10%，DDR3 时钟差分线阻抗控制在100Ω±10%。
$ a9 {7 L. O0 U7 q8 ^/ ]0 z
. z7 c' H) g7 F# Z) G以上仅供参考，这个是支持总线频率：533MHz～620MHz，如频率跑的低可以适当放大误差。

天翼

地址线和控制命令线可以按照一组来画，这个遵循2W原则就可以了。而数据基本上要遵循3W原则，CLK可以尽量大于3W。
按照上面的说明，一组一组的分好，再去做等长就可以了。

flywinder

天翼 发表于 2013-11-19 13:55
以16bit DDR3 为例,走线分以下几大组：
1、时钟信号CLK。
7 K8 z3 _9 ^: M7 n" v/ P  i2、数据选通信号线DQS。

走线时要求同组等长，是只分分数据组和地址组么？
控制信号线和地址信号线要等长吧？

天翼

; Y+ J1 V& Y, ?; d2 Q以16bit DDR3 为例,走线分以下几大组：
1、时钟信号CLK。
2、数据选通信号线DQS。
3、数据信号线DQ[0:31]。
8 b: C) t+ K0 L" R  (1) DQ[7:0]以DQS0 为一组。
: B' O! D6 T5 n  (2) DQ[15:8]以DQS1 为一组。
  (3) DQ[23:16]以DQS2 为一组。
! K' I2 O9 J+ y1 |7 N" q  (4) DQ[31:24]以DQS3 为一组。
  数据走线推荐以 GND 层为参考平面，在无法满足的情况下，要求同组同层走线。
4、数据掩码信号线 [0:3]；
5、地址信号线ADDR[0:14]；
( }  O0 c; A' k6、控制信号线BA[0:2]、DM、CKE、CSN、WEN、CASN、RASN、ODT；

flywinder

天翼 发表于 2013-11-21 16:11
具体DDR3信号走线等长，以16bit DDR3 为例
7 s% N5 {" i) d$ [6 Y. w4 Q6 g) I一、时钟信号CLK
  时钟信号CLK 的长度要求如下：

& o* w* b7 }) f* e0 d( a嗯，受教了，谢谢如此详细的解答

+ G$ C* e! h% q# u( Y! K, h4 [看了jimmy版主的视频，具体走线时分组似乎有点小不同：
1 V- a$ `4 f( Z
pcb上具体走线时：  以16bit DDR3 为例

, A# g' S0 @# \, u& l6 D: I+ L数据组分四组：
& `# c/ Z2 `) G$ ]2 b* R  b0 Y每组包括：DQ(8),DQS(2),DM(1)
3 t  Y' s7 q9 W5 {6 D3 Z地址线一组：
$ t* a* d3 |6 W4 K& W+ m每组包括：ADDR(15),BA(3),DM,CKE,CSN、WEN、CASN、RASN、ODT ,CLK/CLK-N

不知道你们走线时是怎么分组的，是不是地址线和控制命令线分开分成两组？
) ^9 z( U' K! K2 o0 W
- e! r$ _& K) ~/ q按上面的分发，要求同组同层的话，地址线这组显得有点多，走线时应该会占很多空间

' H( |- C+ C/ X  K5 }; H9 |5 [刚学这个，很多还知识耳闻目染，谢谢哦
8 m" M) M) ^! e* T5 I
, E. ^4 a; \$ ^( \4 ^7 \% Y{:soso_e163:}

flywinder

天翼 发表于 2013-11-21 17:55
8 @. \  G; w8 ?; f地址线和控制命令线可以按照一组来画，这个遵循2W原则就可以了。而数据基本上要遵循3W原则，CLK可以尽量大 ...

嗯，谢谢啊，记得在哪里见到过有说同组的线过孔数要一样，可是看到的板子几乎都没有这样做呢
  b$ t0 o" K9 `( O' q
难道是我理解错了？

monica9803

学习了

ang629

我也是纳闷，都说要同组同层同过孔，不过看到的板子好多都没这样做，毕竟这样做在板子面积有限的情况下太难了，包括原厂的demo同组数据线也是分了3层走线(top bottom S1),但是不知道他们是怎么控制不同层的影响的

semisky100

精辟

lhc9255

受教了！谢谢楼主

chuxuepcb

ang629 发表于 2013-12-4 17:11
# I! C8 n) [: C# Q& u我也是纳闷，都说要同组同层同过孔，不过看到的板子好多都没这样做，毕竟这样做在板子面积有限的情况下太难 ...

7 u; s  `! m6 ~同感

wbm03yd2

学习了，谢谢！

cxt668

天翼 发表于 2013-11-21 16:11
: n3 x+ W7 y$ N* `# r具体DDR3信号走线等长，以16bit DDR3 为例
0 X/ ^8 ]) A- r, C3 {一、时钟信号CLK
  时钟信号CLK 的长度要求如下：

1 _3 C! n1 b# N1 w受教了，谢谢！