DDR3走线分组

flywinder

请教大家，DDR3走线要分几组呢，每组是哪些线呢

天翼

具体DDR3信号走线等长，以16bit DDR3 为例
3 L: |% `& e8 M5 E! P2 y. B7 d, o一、时钟信号CLK
3 ~7 Q" \& u; C2 `3 M- n! e+ f  时钟信号CLK 的长度要求如下：
6 @" S  `3 H( h4 m7 W2 a0 |0 z  1、CLK 信号走线长度最长不能超过4inch；
% |: U9 L3 v# J% j  2、CLK 差分对信号走线严格走差分，差分对内部走线的长度差推荐小于5mil，即：
     |LCLKxP-LCLKxN| < 5mil；
' w% b# V7 ?) l# N$ I  3、DDR 走线线宽和线间距不能小于4mil。
二、数据选通信号线DQS
  数据选通信号线DQS 的长度要求如下：
  1、DQS 差分对内部两根信号线严格等长，差分走线长度偏差推荐小于5mil，即：
     |LDQSxP-LDQSxN| < 5mil；
  2、DQS 以CLK 时钟走线长度为参照进行走线，其走线长度相对于CLK 的走线长度
8 E) c% o; h& q     允许的偏差为±250mil，即：LDQSx = LCLKx +/- 250mil。
3 w) K- n( e) @; Z# U- P7 K& C" M三、数据信号线DQ[0:31]
   数据信号线DQ[31：0]的走线长度以DQS 作为参考，偏差50mil，具体如下：
   1、DQ[7:0]以DQS0 的走线长度为参照进行走线，允许偏差范围为50mi，即：
      LDQ[7:0] = LDQS0 +/- 50mil；
2 h2 ~8 [+ A$ E3 j% v   2、DQ[15:8]以DQS1 的走线长度为参照进行走线，允许偏差范围为50mil，即：
      LDQ[15:8] = LDQS1 +/- 50mil；
   3、DQ[23:16]以DQS2 的走线长度为参照进行走线，允许偏差范围为50mil，即：
6 s0 h1 \8 @7 H+ a& a& a      LDQ[23:16] = LDQS2 +/- 50mil；
   4、DQ[31:24]以DQS3 的走线长度为参照进行走线，允许偏差范围为50mil，即：
' F  _8 r: U# x& e" S      LDQ[31:24] = LDQS3 +/- 50mil；
/ z. m5 l5 x% s0 C) y   5、数据走线推荐以 GND 层为参考平面，在无法满足的情况下，要求同组同层走线。
4 {% _" j+ P9 D# T# L/ l+ C0 C四、数据掩码信号线 DM
% m+ E. [' Y/ M    数据掩码信号线DM 的走线长度以DQS 为参考，要求如下：
; s3 J' G% X5 c2 U% t    1、DM0 以DQS0 的走线长度为参照进行走线，允许偏差范围为50mil。
    2、DM1 以DQS1 的走线长度为参照进行走线，允许偏差范围为50mil。
    3、DM2 以DQS2 的走线长度为参照进行走线，允许偏差范围为50mil。
5 L( I' ^: R5 d5 `1 \8 N% ^    4、DM3 以DQS3 的走线长度为参照进行走线，允许偏差范围为50mil。
  j. W7 R5 R$ j  Y4 u5 E3 c五、地址信号线ADDR[0:14]
) x2 X! C: P6 N$ A$ g. a3 Z    地址信号线ADDR[0:14]的长度要求如下：
) n% H3 i9 n3 x# M7 e9 S! t    1、ADDR[0:14]以CLK 时钟走线长度为参照进行走线，允许的差范围为100mil，即：
       LADDR = LCLK +/- 100mil；
* `1 x1 [9 l1 f; R& R  ]! e    2、地址线采用 T 型走线，T 点到Hi3531 端管脚的走线，最长不超过2inch；T 点到
       DDR 颗粒端管脚的走线，最长不超过1inch。
0 N; C8 y+ W# `2 q/ d六、控制信号线
    控制信号线BA[0:2]、DM、CKE、CSN、WEN、CASN、RASN、ODT 的长度要求如
) G1 [- I# _1 e& Y4 ]  i    下：
    1、控制信号线以 CLK 时钟走线长度为参照进行走线，允许偏差范围为100mil；
6 @9 G1 y, c; H    2、为减小信号反射，建议所有 DDR3 SDRAM 接口信号走线避免穿越电源地分割区  
       域，保持完整的电源地参考平面，单板PCB 设计时传输线阻抗控制在50Ω±
0 b3 L6 q. F: |) r( W       10%，DDR3 时钟差分线阻抗控制在100Ω±10%。

7 l0 M8 R/ u3 O2 k" v# S  f, H9 C. }以上仅供参考，这个是支持总线频率：533MHz～620MHz，如频率跑的低可以适当放大误差。

天翼

地址线和控制命令线可以按照一组来画，这个遵循2W原则就可以了。而数据基本上要遵循3W原则，CLK可以尽量大于3W。
: Q; e7 I: \9 T按照上面的说明，一组一组的分好，再去做等长就可以了。

flywinder

4 o4 j9 C* G6 ~/ p9 h+ X

天翼 发表于 2013-11-19 13:55
以16bit DDR3 为例,走线分以下几大组：
1、时钟信号CLK。
2、数据选通信号线DQS。

4 G& H9 |( n9 t, @" X. ~) X
走线时要求同组等长，是只分分数据组和地址组么？
( G% P5 L- f. h1 v8 l4 C3 N控制信号线和地址信号线要等长吧？

天翼

7 R5 j! f, S" _1 s! L0 ^+ E以16bit DDR3 为例,走线分以下几大组：
0 y9 ?, f8 F! p1、时钟信号CLK。
" z6 @. F2 {  D+ S& b2、数据选通信号线DQS。
3 }, k' R5 y: [/ p  b3、数据信号线DQ[0:31]。
  (1) DQ[7:0]以DQS0 为一组。
  (2) DQ[15:8]以DQS1 为一组。
  (3) DQ[23:16]以DQS2 为一组。
( N5 J/ s" _. ~2 Q/ M9 t  (4) DQ[31:24]以DQS3 为一组。
  数据走线推荐以 GND 层为参考平面，在无法满足的情况下，要求同组同层走线。
  L( h. v+ r- u7 Q  z  @) ]; q" L4、数据掩码信号线 [0:3]；
5、地址信号线ADDR[0:14]；
6、控制信号线BA[0:2]、DM、CKE、CSN、WEN、CASN、RASN、ODT；

flywinder

天翼 发表于 2013-11-21 16:11
8 h! {" w; e5 k3 ?具体DDR3信号走线等长，以16bit DDR3 为例
一、时钟信号CLK
4 ~' A$ K" _- v# j- O  f& M  时钟信号CLK 的长度要求如下：

2 }$ C) Z: G" Z% d' D嗯，受教了，谢谢如此详细的解答

看了jimmy版主的视频，具体走线时分组似乎有点小不同：
% F" ~1 G! I# N/ Y& i. P
pcb上具体走线时：  以16bit DDR3 为例

0 G1 b$ m; Z0 y4 s, {) _7 d" c6 v数据组分四组：
每组包括：DQ(8),DQS(2),DM(1)
地址线一组：
每组包括：ADDR(15),BA(3),DM,CKE,CSN、WEN、CASN、RASN、ODT ,CLK/CLK-N
; h/ U' u( C- ~& }; w6 b! Y
不知道你们走线时是怎么分组的，是不是地址线和控制命令线分开分成两组？
4 V6 K% Q8 E0 f2 p8 n/ x3 C
( T$ x+ {# Z. d( P$ }按上面的分发，要求同组同层的话，地址线这组显得有点多，走线时应该会占很多空间
- n& j3 S% S' E- [7 K5 q+ z
刚学这个，很多还知识耳闻目染，谢谢哦

{:soso_e163:}

flywinder

天翼 发表于 2013-11-21 17:55
地址线和控制命令线可以按照一组来画，这个遵循2W原则就可以了。而数据基本上要遵循3W原则，CLK可以尽量大 ...

3 t1 h( t6 y' X# y嗯，谢谢啊，记得在哪里见到过有说同组的线过孔数要一样，可是看到的板子几乎都没有这样做呢
# t7 j( d# F" g2 k4 R- ]9 [" Y
6 r) x" [6 j9 w: i' \难道是我理解错了？

monica9803

学习了

ang629

我也是纳闷，都说要同组同层同过孔，不过看到的板子好多都没这样做，毕竟这样做在板子面积有限的情况下太难了，包括原厂的demo同组数据线也是分了3层走线(top bottom S1),但是不知道他们是怎么控制不同层的影响的

semisky100

精辟

lhc9255

受教了！谢谢楼主

chuxuepcb

ang629 发表于 2013-12-4 17:11
. w  G  F" T& ~1 R* G8 A我也是纳闷，都说要同组同层同过孔，不过看到的板子好多都没这样做，毕竟这样做在板子面积有限的情况下太难 ...

同感
: I, d! [, ~9 \8 i, d& D

wbm03yd2

学习了，谢谢！

cxt668

天翼 发表于 2013-11-21 16:11
0 J: i; `6 ^' c' m) f具体DDR3信号走线等长，以16bit DDR3 为例
一、时钟信号CLK
  时钟信号CLK 的长度要求如下：

受教了，谢谢！