DDR3走线分组

flywinder

请教大家，DDR3走线要分几组呢，每组是哪些线呢

天翼

具体DDR3信号走线等长，以16bit DDR3 为例
一、时钟信号CLK
  时钟信号CLK 的长度要求如下：
  1、CLK 信号走线长度最长不能超过4inch；
  2、CLK 差分对信号走线严格走差分，差分对内部走线的长度差推荐小于5mil，即：
6 E  i" N$ y/ C' P# B! T     |LCLKxP-LCLKxN| < 5mil；
' v5 S: ~( T/ W; f+ t  3、DDR 走线线宽和线间距不能小于4mil。
二、数据选通信号线DQS
& ~" y7 p' C8 s8 c* a+ ?! z1 W  数据选通信号线DQS 的长度要求如下：
  C! @! p' B! M0 T  1、DQS 差分对内部两根信号线严格等长，差分走线长度偏差推荐小于5mil，即：
% e+ z+ d0 ]; V4 W1 u( j, ~6 x0 j9 K     |LDQSxP-LDQSxN| < 5mil；
) V3 N$ n: p* E* e6 T% W* x/ u  2、DQS 以CLK 时钟走线长度为参照进行走线，其走线长度相对于CLK 的走线长度
1 Q  s' k7 y' n- {( ^8 G     允许的偏差为±250mil，即：LDQSx = LCLKx +/- 250mil。
2 a8 d3 @' e: Z/ a( U# X三、数据信号线DQ[0:31]
/ R% ~# e# E8 }, C" o   数据信号线DQ[31：0]的走线长度以DQS 作为参考，偏差50mil，具体如下：
   1、DQ[7:0]以DQS0 的走线长度为参照进行走线，允许偏差范围为50mi，即：
1 o/ F5 J9 O' ~! @; O" h      LDQ[7:0] = LDQS0 +/- 50mil；
' u, ?0 V% ]. E   2、DQ[15:8]以DQS1 的走线长度为参照进行走线，允许偏差范围为50mil，即：
1 [6 h& x: z' B1 O- k# g      LDQ[15:8] = LDQS1 +/- 50mil；
   3、DQ[23:16]以DQS2 的走线长度为参照进行走线，允许偏差范围为50mil，即：
) S2 b; E6 `. h  b! k& Q. d  m      LDQ[23:16] = LDQS2 +/- 50mil；
/ T8 B+ `/ k) [5 O% K   4、DQ[31:24]以DQS3 的走线长度为参照进行走线，允许偏差范围为50mil，即：
      LDQ[31:24] = LDQS3 +/- 50mil；
   5、数据走线推荐以 GND 层为参考平面，在无法满足的情况下，要求同组同层走线。
四、数据掩码信号线 DM
    数据掩码信号线DM 的走线长度以DQS 为参考，要求如下：
* b2 M3 E$ d. N1 W4 ~% J    1、DM0 以DQS0 的走线长度为参照进行走线，允许偏差范围为50mil。
    2、DM1 以DQS1 的走线长度为参照进行走线，允许偏差范围为50mil。
3 Q% O2 ~& w2 q4 z4 l, X! ^) ?    3、DM2 以DQS2 的走线长度为参照进行走线，允许偏差范围为50mil。
8 P5 g1 V9 C7 j7 W    4、DM3 以DQS3 的走线长度为参照进行走线，允许偏差范围为50mil。
五、地址信号线ADDR[0:14]
/ x/ M. R. t/ K. p2 z, C9 k1 t1 R$ A    地址信号线ADDR[0:14]的长度要求如下：
    1、ADDR[0:14]以CLK 时钟走线长度为参照进行走线，允许的差范围为100mil，即：
       LADDR = LCLK +/- 100mil；
    2、地址线采用 T 型走线，T 点到Hi3531 端管脚的走线，最长不超过2inch；T 点到
" F, F2 n1 Q  z- q' w! T       DDR 颗粒端管脚的走线，最长不超过1inch。
- Y2 l( h: s0 k+ W! w9 q: w' G六、控制信号线
    控制信号线BA[0:2]、DM、CKE、CSN、WEN、CASN、RASN、ODT 的长度要求如
" e0 X3 A! _5 B    下：
    1、控制信号线以 CLK 时钟走线长度为参照进行走线，允许偏差范围为100mil；
    2、为减小信号反射，建议所有 DDR3 SDRAM 接口信号走线避免穿越电源地分割区  
; D/ z) }( [  b0 S: E7 k! O* ~       域，保持完整的电源地参考平面，单板PCB 设计时传输线阻抗控制在50Ω±
/ {" O7 b2 r% O       10%，DDR3 时钟差分线阻抗控制在100Ω±10%。
  L& j) W' l, |/ @3 ]
' P& r  G/ t6 b* I+ \% M# J以上仅供参考，这个是支持总线频率：533MHz～620MHz，如频率跑的低可以适当放大误差。

天翼

地址线和控制命令线可以按照一组来画，这个遵循2W原则就可以了。而数据基本上要遵循3W原则，CLK可以尽量大于3W。
按照上面的说明，一组一组的分好，再去做等长就可以了。

flywinder

! M  E6 J  m3 u+ ]2 r( X) O

天翼 发表于 2013-11-19 13:55
以16bit DDR3 为例,走线分以下几大组：
1、时钟信号CLK。
2、数据选通信号线DQS。

! f+ ~/ R+ x! A6 Y% ~走线时要求同组等长，是只分分数据组和地址组么？
8 V4 e8 r2 e. B; O7 p; b控制信号线和地址信号线要等长吧？

天翼

以16bit DDR3 为例,走线分以下几大组：
4 ]- \1 _- o' W2 a* [1 _1、时钟信号CLK。
5 p  Q# v' _( i; h2、数据选通信号线DQS。
3、数据信号线DQ[0:31]。
' g! p2 S2 _4 ]- M- z  (1) DQ[7:0]以DQS0 为一组。
& M7 ~: {' V/ _8 k4 U  (2) DQ[15:8]以DQS1 为一组。
5 h1 o) `* N9 K. T" n$ _. \  (3) DQ[23:16]以DQS2 为一组。
; c& x+ K6 c. G3 ^1 O+ q  (4) DQ[31:24]以DQS3 为一组。
  数据走线推荐以 GND 层为参考平面，在无法满足的情况下，要求同组同层走线。
: G9 a" S$ I4 `% i. E. @4、数据掩码信号线 [0:3]；
5、地址信号线ADDR[0:14]；
6、控制信号线BA[0:2]、DM、CKE、CSN、WEN、CASN、RASN、ODT；

flywinder

天翼 发表于 2013-11-21 16:11
具体DDR3信号走线等长，以16bit DDR3 为例
一、时钟信号CLK
  时钟信号CLK 的长度要求如下：

嗯，受教了，谢谢如此详细的解答
! z: J7 y  ^& J: w: I" |% x- c3 u
! ~0 ~. V# O' Q/ D( |- }: B# L看了jimmy版主的视频，具体走线时分组似乎有点小不同：
4 }6 k0 i5 K: t6 X$ v. N
pcb上具体走线时：  以16bit DDR3 为例

数据组分四组：
/ R" Y4 b( E' b- y! t6 O每组包括：DQ(8),DQS(2),DM(1)
/ G4 F  @1 N. a2 ~6 D, u1 c$ g4 G地址线一组：
0 d" b4 l7 t1 n  [每组包括：ADDR(15),BA(3),DM,CKE,CSN、WEN、CASN、RASN、ODT ,CLK/CLK-N

不知道你们走线时是怎么分组的，是不是地址线和控制命令线分开分成两组？
6 K5 h, X  P  k8 J  ]
& t7 e* W5 \& i4 n, v, A# w按上面的分发，要求同组同层的话，地址线这组显得有点多，走线时应该会占很多空间
  e" `( f# M% c  C6 H# {) ^
9 O1 \( q7 M4 C% T' s刚学这个，很多还知识耳闻目染，谢谢哦
" H: Q* h- _' P& n+ C: E
{:soso_e163:}

flywinder

天翼 发表于 2013-11-21 17:55
地址线和控制命令线可以按照一组来画，这个遵循2W原则就可以了。而数据基本上要遵循3W原则，CLK可以尽量大 ...

嗯，谢谢啊，记得在哪里见到过有说同组的线过孔数要一样，可是看到的板子几乎都没有这样做呢

! H$ _$ M/ A; q) q8 u难道是我理解错了？

monica9803

学习了

ang629

我也是纳闷，都说要同组同层同过孔，不过看到的板子好多都没这样做，毕竟这样做在板子面积有限的情况下太难了，包括原厂的demo同组数据线也是分了3层走线(top bottom S1),但是不知道他们是怎么控制不同层的影响的

semisky100

精辟

lhc9255

受教了！谢谢楼主

chuxuepcb

ang629 发表于 2013-12-4 17:11
我也是纳闷，都说要同组同层同过孔，不过看到的板子好多都没这样做，毕竟这样做在板子面积有限的情况下太难 ...

- S* }7 h4 i3 y( B: p同感
4 r% y! o$ \5 K& _3 {7 J

wbm03yd2

学习了，谢谢！

cxt668

天翼 发表于 2013-11-21 16:11
$ `6 n$ k! f9 S$ r2 j+ Y! ~( X具体DDR3信号走线等长，以16bit DDR3 为例
2 E* N4 c: e8 v0 S4 L一、时钟信号CLK
  时钟信号CLK 的长度要求如下：

受教了，谢谢！