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[仿真讨论] 过孔问题

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1#
发表于 2014-3-11 16:18 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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  大家看一下,这样斜着打过孔有哪些信号完整性问题?

过孔问题.png (23.7 KB, 下载次数: 2)

过孔问题.png

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发表于 2014-4-12 08:26 | 只看该作者
sunpeng7801567 发表于 2014-4-9 15:11
. L3 J3 h4 `: o2 t, [恩,是的,内电层我用的是正片,要是负片的话就可以了是吧?于老师   (附件的图是内电层用的是负片 ...
& ~( G# E* r' n7 J
看你的图好像是用的cadence,但又把pin number打开。负片是可以执行规则的,当规则大于负片的anti pad时,会采用规则的间距设置。且如果你想显示负片的规则,setup里要勾选thermal选项。
& l; P3 E; c  E/ }  Z上面一位兄弟的问题,10mil via-shape的间距是否可以:一般经验是不低于4mil都可以,满足板厂工艺要求就好。当然,如果板子简单,可以间距大点,这样选择的板厂的范围也会大,价格也会更便宜。

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发表于 2014-4-12 08:19 | 只看该作者
1.上面于争老师说的moat槽问题;; A* `2 r: ?& s/ `# s6 X1 Y
2.你自已所说的参考面不一致问题,由于没有叠层,我们无法看到。如果是参考两个不同平面那肯定会耦合更大的回流电感,电源噪声也会有,EMI、串扰也会有;0 K4 {6 O; r$ `0 E7 R
3.上面也提到的STUB问题,但对于此信号来说,主要影响在于振铃,不会有较大的本质的影响;主要还是因为你的信号频率不高的原因,如果太高,就不止这些了。10G以上的高速SERDES会因为这样长的STUB而失效,且无法补偿。4 Z& G. _, b2 R3 z9 {7 W: d
4.还有一点,老生常谈,为何不能少两个过孔呢,走线尽量优化,少打过孔。

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 楼主| 发表于 2014-4-9 15:11 | 只看该作者
本帖最后由 sunpeng7801567 于 2014-4-9 15:14 编辑 7 `( R/ f# `# X. H( C) g$ e& `3 j
于争 发表于 2014-4-9 11:547 D" M  ?! K- u% S# Q, P; f3 J6 G
如果可能,不要让过孔割断平面!
7 ?/ y/ q4 b! ?. W# D  K8 L, n当你不知道哪个因素是“压死骆驼的最后一根稻草的时候”,不要放任这些因 ...

" p/ V( s* K! j2 Z( N4 _4 M
# x0 Z. }3 V- K; u8 x9 @* }  恩,是的,内电层我用的是正片,要是负片的话就可以了是吧?于老师   (附件的图是内电层用的是负片效果)

1png.png (18.31 KB, 下载次数: 1)

1png.png

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2#
发表于 2014-3-11 23:30 | 只看该作者
并不是每个VIA都会引起信号完整性问题,需要看你是什么信号。看你这样走线,应该不是什么高速信号

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3#
 楼主| 发表于 2014-3-12 11:54 | 只看该作者
Jaedon 发表于 2014-3-11 23:300 o& [: K  ]# Y4 T  E0 Z
并不是每个VIA都会引起信号完整性问题,需要看你是什么信号。看你这样走线,应该不是什么高速信号
9 d% G0 [% M' a/ B& L
  是高速信号,这个问题会产生参考平面不连续问题,进而产生电源噪声问题

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4#
发表于 2014-3-15 14:00 | 只看该作者
从你这样layout来看,你这根本不会有很高的速度,因为高速信号基本不会像你这些经过via之后,还有分两段走的

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5#
 楼主| 发表于 2014-3-17 14:27 | 只看该作者
Jaedon 发表于 2014-3-15 14:00) y" V, t# j. L$ k/ m0 C
从你这样layout来看,你这根本不会有很高的速度,因为高速信号基本不会像你这些经过via之后,还有分两段走 ...
- T) ?3 m6 y, e2 z. k
那应该怎么走,才可以,前辈,能不能给我建议?

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6#
发表于 2014-4-3 23:17 | 只看该作者
“一连” 菊花链

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7#
发表于 2014-4-5 22:04 | 只看该作者
本帖最后由 于争 于 2014-4-5 22:05 编辑
! q7 P8 m  R5 w% [! T: G
( {4 }9 M5 a' A/ J这种拓扑,再加上这种打孔方式,电平2.5V以上、速率几十兆以下可能还能对付。低电压高速率的信号,打板前先拜佛。
8 f: `1 I, g5 d% m1 l4 k  V实在搞不懂为什么总会看到这种布线方式,难道就是为了美观,过孔搞成一条线也没啥好看的啊。
+ S) n' f. U5 ^/ ]& [+ o. k$ s这种布线方式失败的板子很多。

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8#
 楼主| 发表于 2014-4-7 15:47 | 只看该作者
于争 发表于 2014-4-5 22:04
- D' N" u8 R; R6 Z$ q) W这种拓扑,再加上这种打孔方式,电平2.5V以上、速率几十兆以下可能还能对付。低电压高速率的信号,打板前先 ...

2 j" P; J# S$ W/ Q0 {恩,说的太对了,以后还是打成双排孔比较好

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9#
发表于 2014-4-8 15:13 | 只看该作者
sunpeng7801567 发表于 2014-4-7 15:47
; E7 W' ~- X* t4 V1 A6 X恩,说的太对了,以后还是打成双排孔比较好
9 ~5 A' ?2 P: N% a1 A
怎么样处理才是正确的,指教。

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10#
发表于 2014-4-9 11:34 | 只看该作者
学习下,坐等回复。

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11#
发表于 2014-4-9 11:54 | 只看该作者
如果可能,不要让过孔割断平面!
8 R; b% N" u$ U8 v$ R当你不知道哪个因素是“压死骆驼的最后一根稻草的时候”,不要放任这些因素自流,要管控。

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13#
 楼主| 发表于 2014-4-9 15:12 | 只看该作者
hukee 发表于 2014-4-8 15:13# @( }" y5 @0 `1 Y7 W
怎么样处理才是正确的,指教。

# K- P1 I& _9 m8 Y  s. M* Y$ X3 W/ m  相邻内电层用负片就可以了
- `- A4 X: p- m% p

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14#
发表于 2014-4-10 11:57 | 只看该作者
sunpeng7801567 发表于 2014-4-9 15:12
% d& ]  s" i7 Z% ^) l相邻内电层用负片就可以了

% R! u* O7 k2 k& X1 F/ ?不是正负片的问题,上面于老师说了,不要隔断参考层,吧via错开,参考面包围via。
' }- K5 U: Z" M1 o/ U" x  |* u+ I- T5 a4 z- |: _$ p" p
一般我设置3.3v 内层via to shape 10mil 不知道是否大了?

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15#
 楼主| 发表于 2014-4-10 18:53 | 只看该作者
hukee 发表于 2014-4-10 11:57& X# ^7 l8 t3 M! H: D5 i7 b+ U$ [# m
不是正负片的问题,上面于老师说了,不要隔断参考层,吧via错开,参考面包围via。, N" Y  F1 i2 l1 K

# _7 f4 S+ Q+ H; [& J- e一般我设置3.3v 内 ...
: g( j. F8 N' |7 U2 n
  负片是没有规则设置的,我们看到via via之间无shape是我把内电层也设置成了正片,就出现这个效果了
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