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本帖最后由 pjh02032121 于 2015-2-26 23:10 编辑 , z4 G; W, w2 r+ M4 v) J: l0 `4 ?
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2015年02月24日 | Chong-Sheng Wang、Danny Clavette和Tony Ochoa' K/ L4 z& r1 m( a+ [: u
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電子系統的熱管理對很多電子應用越來越重要，包括電腦、電信設備與半導體元件，以及航太、汽車和消費電子。電子系統熱模擬需要電子封裝的簡化熱模型（Compact Thermal Models; CTM）。CTM不會透露封裝的IP資訊，是電子封裝製造商進行熱評估的首選。另一方面，CTM的元件比詳細熱模型（Detailed Thermal Model; DTM）少，因此需較少的運算時間執行熱模擬。/ G7 c/ Y" D: ]6 n, B
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1989年，透過擴展結到外殼熱阻測試方法，創造了從電子封裝結到各個不同外表面的熱阻網路[參考文獻1]。1995年，DELPHI聯盟發表第一篇關於邊界條件獨立模型的論文[參考文獻2]。之後，大量與該主題有關的論文相繼發表。JEDEC還發佈了DELPHI簡化熱模型指南[參考文獻3]和雙電阻簡化熱模型指南[參考文獻4]。但是包括這兩個JEDEC標準在內，很多與該主題有關的早期出版物都只針對單晶片封裝。
8 V: A$ @+ v9 PIR SupIRBuck穩壓器的CTM可以準確提供三晶片封裝溫度預測。這些CTM是邊界條件各自獨立。意味著，在邊界條件改變時（例如有、無散熱器或者封裝下的PCB佈局不同），CTM能夠預測結溫上升，與DTM的差異在5%或更低。
: ]" `% ~; F7 [- L- R$ A這些CTM同時也不受封裝內功率損耗分佈的影響。典型的SupIRBuck穩壓器打線接合如圖1所示，其中Q1為高端FET，Q2為低端FET，IC為控制IC。依應用不同，這三個晶片之間的功率損耗分佈也不同。例如，開關頻率較高時，Q1增加的功率損耗比Q2多。輸入與輸出電壓和電流不同，對Q1與Q2的功率損耗的影響也不同。我們用功率損耗比Q1/Q2和總功率損耗Q1+Q2來表示Q1與Q2之間不同的功率損耗分佈。依應用不同，IC的功率損耗變化相對較小。對於不同的功率損耗分佈，SupIRBuck穩壓器的CTM還比DTM更能準確預測晶片溫度。 1 d1 n- [/ \6 s/ z" n) Y
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& @) A( M) @2 Q7 X" {圖1：SupIRBuck穩壓器的典型打線接合示意圖。
' l" U4 f) y, ?$ h) T' B/ T簡化熱模型構造
4 P+ X" G; ?: J簡化熱模型由三部分組成：導線架 (Lead-frame)、頂模 (Top Mold)和二者之間的模型核心 (Mold Core)，如圖2所示。導線架為金屬件且部分採用普通模型材料；頂模由普通模型材料製成。
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8 I0 e; q+ [8 {% Y圖2a：SupIRBuck穩壓器的簡化熱模型。
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圖2b：簡化熱模型的側視圖。
, j7 e- ~5 G7 I模型核心實際上是一個熱阻網路，連接三個虛擬結點、頂模和導線架，如圖3所示。在各個封裝的熱分析基礎上，利用ANSYS Icepak普通網路工程創建熱阻網路。這三個結點代表封裝內的三個晶片。
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圖3：簡化熱模型的模型核心。
利用ANSYS Icepak取得CFD（計算流體動力學）範例模型之模擬結果見下表，以CTM和DTM封裝的對比形式呈現。模擬方式利用封裝模型安裝在詳細PCB熱模型上完成。模擬結果與實際測試資料相符，從而驗證對比所用的DTM封裝有效。
* J- Y4 s6 c; z7 \正常邊界條件對比：第一組是在應用的正常條件下利用評估板對比有和無散熱器時Q1與Q2之間不同的功率損耗分佈。表1中，Q1+Q2和IC的功率損耗分別為2.6 W和0.32 W，入口處的氣流速度為200 LFM，環境溫度為25°C，Q1/Q2是Q1和Q2的功率損耗比。鋁製散熱器尺寸為寬W x長 L x高 H = 13mm x 23mm x 16mm。三個晶片中的最高溫度被視為封裝的結溫，在表中以紅色數值表示。藍色數值表示給定模擬下較低的元件溫度。 & f* y* d& w+ |3 u' V
三個晶片的CTM和DTM預測吻合程度良好，最大結溫上升差異僅0.8%，其他晶片的溫度上升差異則在2%以內。當功率損耗比Q1/Q2從1.6變為0.625時，CTM溫度預測準確度幾乎保持不變。有無散熱器，CTM的預測準確度也幾乎保持不變。
. X, c( V7 x b5 K/ Z$ |" t: W: m極端邊界條件對比：第二組對比針對封裝下焊料的部份極端條件。除了正常的焊料體積外，圖4也介紹兩種極端情況：一個是Q1下方的焊料有孔洞，另一個是Q2下方的焊料有孔洞。焊料孔洞在大批量生產過程中可能會出現，然而這些極端的孔洞條件只在生產過程有問題時發生。孔洞造成很難將熱量從上述晶片上傳遞至PCB。 : c; `6 P5 {% C9 L5 P w9 g$ |+ Q2 }
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圖4：封裝下的焊盤孔洞。
B& G4 b- u3 n" {表2呈現有和無散熱器時這兩種焊料孔洞情況下的CFD模擬對比結果。這四種情況對比中Q1/Q2=0.625。 : D* b6 i0 r+ @% a% D1 ~# }+ k7 |- z
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上述極端焊料孔洞實例對比中，CTM和DTM的吻合程度良好，最大結溫上升差異為3.2%，其它晶片溫度上升差異在1.4%以內。 6 h9 Z3 o5 L* q* d, E- B/ x$ r
圖5顯示出DTM和CTM的PCB溫度分佈幾乎完全相同。這也顯示，在熱模擬方面，CTM能夠替代DTM。 + ^1 r: B4 v" ] Z6 E
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圖5：實例3中DTM（左）和CTM（右）的PCB溫度。
3 h" h, v- T& G% J$ Z討論
/ L4 _7 {' |( d! S7 z1）不同的封裝下PCB佈局：表2的第二組對比可視為極端PCB佈局情況的對比，其中Q1或Q2因佈局設計欠佳造成封裝下散熱不良。因此，該對比也顯示出CTM不受不同PCB佈局的影響。 ; P2 L/ M% G$ [$ g {6 ^2 Y
2）模型驗證和誤差估計：結果顯示CTM不受邊界條件的影響，也不受Q1和Q2之間功率損耗分佈的約制。因此，該模型對比所採用的實際情況足以在實際應用中進行模型驗證。同時，該對比還可作為誤差估計參考。
$ v) r) N9 R; ?: d, y! }* q) g3）進一步簡化：在初始模擬條件下，與DTM相比，SupIRBuck穩壓器的CTM將元件數量減少了一半以上。對於終端使用者的系統模擬而言，可以透過雙電阻CTM來實現進一步簡化。PCB佈局完成時，封裝下分佈的熱阻將會固定，可透過將其結果與SupIRBuck穩壓器的CTM相匹配，來生成一個專門針對該PCB和固定晶片功率損耗分佈且精準的雙電阻CTM。
0 X) P, N1 u8 ?( \, Z H2 q* J' b$ M結論SupIRBuck穩壓器的CTM具有很高的邊界條件獨立性和晶片功率損耗分佈獨立性。可在單次模擬中準確預測三個晶片的溫度。 SupIRBuck穩壓器的CTM和DTM對比採用一組實際邊界條件，可用於模型驗證和誤差估計參考，實現良好的吻合程度。正常邊界條件下最大結溫上升差異為0.8%，而極端邊界條件下為3.2%。 在初始CFD模擬中，與詳細熱模型相比，SupIRBuck穩壓器的CTM將元件數量減少了50%以上。終端使用者可有效運用生成雙電阻CTM，進一步簡化系統模擬。
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致謝* G1 D- K% e5 X9 F8 M: D' L
作者非常感謝ANSYS工程師的技術評析與回饋、IR的Ramesh Balasubramaniam提供的評析與回饋及IR的Wenkang Huang在文獻搜集方面給予的莫大幫助。
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參考文獻
# q% J0 g- F* l, v) h[1] A. Bar-Cohen, T. Elperin, and R. Eliasi, “Theta_jc characterization of chip packages-justification, limitations, and future,” IEEE Trans. Compon., Hybrids, Manufact. Technol., vol. 12, no. 4, pp. 724–731, Dec. 1989. [2] Lasance C., Vinke H., Rosten H., Weiner K.-L., “A Novel Approach for the Thermal Characteri-zation of Electronic Parts,” Proc. of SEMITHERM XI, San Jose, CA, pp. 1-9 (1995) [3] JEDEC Standard “DELPHI Compact Thermal Model Guideline,” JESD15-4, October 2008 [4] JEDEC Standard “Two-Resistor Compact Thermal Model Guideline,” JESD15-3, October 2008
* g g4 {; A: j9 n註：ANSYS和Icepak是ANSYS公司的注冊商標。 - See more at: http://www.edntaiwan.com/ART_880 ... thash.XVSV3tR3.dpuf# ~: `5 M2 R9 [( Q
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/1 
发表于 2015-2-25 11:40
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发表于 2015-2-26 13:25
楼主
' W0 }, Y. H$ B1 ]$ i5 d2 c& z
，也不可能通过实验来做。
