CLOCK是否有必要包地？

may

最近做一个案子遇到一个争执不下的总题：
就是CLK线是不是要包地，（也就是高速信号线）
逻辑坚持要将所有线，每一根都包地，
. ^5 F2 D, g( }1 s3 j  Q6 \3 qEMC说不要，
最后是逻辑赢了，
# U5 W' J' t5 r& m, x- p
! m! i9 z& k% T4 x/ X但是我就是想问，倒底包地好不好？
# H- e$ M6 @$ W8 C9 c这知道坛子里有好多做仿真等高手，
请问有没有考虑过这个问题？？

sleepyingcat

都是包地,做法不一样,效果可能就是相反的,包地做的不好,不如不包,除非是整体的铺地的铜皮,周边又必须打上规则的地过孔,其他的方式不推荐.

may

我们的做法是，将所以的CLK线还有成对的高速线都包，所有的哦，几十根，
" z; b" {- W0 \; X9 f' ~$ h对，是会隔一间距打VIA，不过都是用7MIL线地线连
4 n  e% e4 B3 {+ N& L我老大也不确定逻辑所要求的做法对不对
7 ~6 g# |% i& F4 T+ p$ r1 {所以让我代笔发贴子，问一问大家。

Allen

原帖由 may 于 2008-2-28 15:26 发表
我们的做法是，将所以的CLK线还有成对的高速线都包，所有的哦，几十根，
对，是会隔一间距打VIA，不过都是用7MIL线地线连
- m6 J: |/ H# b8 A. `我老大也不确定逻辑所要求的做法对不对
所以让我代笔发贴子，问一问大家。

这个问题以前讨论过了，对“包地”这两个字来说，重点不是“包”，而是“地”，没有可靠接地的“包”，等于不包，甚至会适得其反，所以如果你决定包地，一定要让它可靠接地。对于一般的时钟和高速线来说，只要你能保证足够的线间距，90% 以上的情况都是不需要包地处理的。

sleepyingcat

原帖由 may 于 2008-2-28 15:26 发表
! f  ~' F/ m8 G3 c2 w7 [0 W我们的做法是，将所以的CLK线还有成对的高速线都包，所有的哦，几十根，
4 w  w& {& R$ u8 q对，是会隔一间距打VIA，不过都是用7MIL线地线连
我老大也不确定逻辑所要求的做法对不对
所以让我代笔发贴子，问一问大家。

1 A. t) T* _7 t0 M- D( M呵呵,那你就不要包了,为什么要求整体铺同呢?这是因为CLK线到地的距离是一定的,可以保证的,但是你走线的这个距离是不能保证的,这样就存在一个问题,信号对地的距离就会发生改变,后果....

mengzhuhao

原帖由 allen 于 2008-2-28 15:35 发表
* `5 o8 k2 P% O+ a! A
# G9 ^: Y8 e8 \! z7 x3 g3 `$ Z7 c这个问题以前讨论过了，对“包地”这两个字来说，重点不是“包”，而是“地”，没有可靠接地的“包”，等于不包，甚至会适得其反，所以如果你决定包地，一定要让它可靠接地。对于一般的时钟和高速线来说，只要你能 ...

说的有道理

wdckill

我一般CLK不包地,但于其它线保持3W规则,少打过孔

xhymsg

看你的clｋ最高频率是多少咯，一般超过５０ＭＨｚ的话最好包一下，打ＶＩＡ和下面的地平面连起来，这个主要是减少窜扰。

cmos

原帖由 may 于 2008-2-28 14:52 发表
最近做一个案子遇到一个争执不下的总题：
; C- _" f. ]! E- k就是CLK线是不是要包地，（也就是高速信号线）
逻辑坚持要将所有线，每一根都包地，
! R7 G$ }+ U8 }. f5 JEMC说不要，
' L3 ]3 _' u  ^- [) u6 |最后是逻辑赢了，
- }3 G- F* f( ^- m; P' ?8 X
但是我就是想问，倒底包地好不好？
, |/ z( {7 u4 y这知道坛子里 ...

& p* K/ |, \- J! o此类问题如果出现争执，一般听emc也不会听逻辑的，原因emc本来就是吃这口饭的，逻辑都是基于理想case,不懂为什么逻辑赢了。
7 W, T# M; E4 |: l4 z其实包地+等间距过孔在layout上很难实现，尤其数量很多，板子很密的情况。尤其在从芯片出来管脚附近，包地线的via都很难打，搞不好还弄出天线来。
( a' B# o' B& t  Z) z& y2 k2 G往往放大线间距在layout实现上更好。
其实这个案子的焦点不在哪个方案好，而在于layout能实现的程度，所以layout最有发言权，而emc工程师是偏后道的，比逻辑（偏前道的）更有发言权。
# `  @; n" c0 F3 x8 k0 r
此类case可以仿真

amao

如果有参考的地平面，包地的效果对emc辐射改进甚少。没有参考的地平面时，要使包地的线环路最小就可以了。

ouxu

我觉得得看注重哪个问题了
/ h9 p$ k7 N2 q8 Y9 C+ {4 ?像我们较看重ＥＭＣ所以都要包，而且一定要走内层！最好有两个地层夹着（多层）
呵呵，有无和我观点一样的啊．

howard2010

一般有完整地平面作为参考的，都没必要包地，
! c- S+ G  L* l( Q% T给它个3w规则，
要是都包，
那板子上那么多10g 6.125g 3.125g 的线，不死掉了？

may

原帖由 cmos 于 2008-3-18 13:36 发表

0 E2 m) x# X/ d2 r: o此类问题如果出现争执，一般听emc也不会听逻辑的，原因emc本来就是吃这口饭的，逻辑都是基于理想case,不懂为什么逻辑赢了。
其实包地+等间距过孔在layout上很难实现，尤其数量很多，板子很密的情况。尤其在从芯片 ...

% q/ H+ P) z& p: U/ u
0 q) P" J% Q' P1 N8 h
3 W: _' x8 |) J" E+ c  L) e9 ?因为逻辑是一个老华为，在公司牛得很。

deargds

如果有完整参考平面就不需要包，只需遵循3W原则即可。

libsuo

对于CLOCK线的处理，主要有两个目的：1. 防止串扰，2. EMC

对于第一个目的，处理方法有包地和3W原则之分，按照3W原则布线，对于相邻信号线的影响已经很小了，信号线上的串扰不会很明显。而如果使用包地，则要保证地线有良好的接地，意思就是每隔一段距离要通过过孔与地平面层进行连接，这样才能达到良好的隔离效果。当然，包地更浪费PCB空间。
第二个目的，因为CLOCK线会有比较大的空间辐射，所以一般最好将CLOCK线走带状线，通过上下地层耦合进行EMI控制，以避免带来严重的EMI问题。