【原创】理性认识SQ的时序仿真功能（不断更新中）_如需转载，请务必征得作者同意

szhot · 发表于 2012-10-23 21:14

有人做总结吗？

hawkfier · 发表于 2012-11-13 10:32

实际上，时序分析，就是为等长做服务的。。。但有一个存在的问题是，很多芯片厂商已经把相关的等长设计、拓扑结构提供了，一般情况下，按照他们所提供的信息来做PCB设计就可以了。。但是从小，老师就教育我们，对于一个问题，我们不仅要知其然，而且还要知其所以然，这样，才不会被人忽悠。。最后，还是坐等 forever 版主和 COMS 发帖啊

小飞人511 · 发表于 2012-12-5 22:26

学习西学习西

wsn2010 · 发表于 2013-1-11 10:52

希望楼主能够继续更新时序设计……

holic · 发表于 2013-2-1 16:34

顶一下

schx · 发表于 2013-2-8 16:26

来学习

骑驴找宝马 · 发表于 2013-7-5 10:49

大师级的帖子，感谢几位版主！

小懒懒 · 发表于 2013-8-22 11:36

长见识了

jinbo · 发表于 2013-11-24 13:43

不错非常感谢呵呵顶支持

hugeme · 发表于 2013-12-16 16:05

问下，如果我们直接使用IBIS模型，外接测试负载，测量电压到VMEANS的时间是得到的bufferdelay还是得到的就是包含logic delay的TCO呢？

hugeme · 发表于 2013-12-16 16:06

forevercgh 发表于 2008-4-24 10:38, C8 u+ A2 J' Q& r4 d' l& r
兵马未动，粮草先行。7 Q1 C2 l9 ~. P: p& l; T! ^5 K% ?
先从时序分析的一些概念入手。8 s) ]- z0 w! K) y4 y4 e

问下，如果我们直接使用IBIS模型，外接测试负载，测量电压到VMEANS的时间是得到的bufferdelay还是得到的就是包含logic delay的TCO呢？

917406525 · 发表于 2013-12-30 08:21

917406525 · 发表于 2014-1-11 08:38

cousins · 发表于 2014-1-16 17:31

hugeme 发表于 2013-12-16 16:06
e! ^2 g* S1 l' E8 s问下，如果我们直接使用IBIS模型，外接测试负载，测量电压到VMEANS的时间是得到的bufferdelay还是得到的 ...

不要抓Vmeans
抓Vthreshold
timing 应该以读AC threshold和DCthreshold为准
通常是包含了TCO的，具体你可以咨询供应商
况且你再设计的时候一定会保证建立裕量和保持裕量，TCO通常是不会大于整体skew的

caobolj · 发表于 2014-1-27 09:52

学学

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