TA的每日心情 | 慵懒 2021-4-2 15:00 |
---|
签到天数: 1 天 [LV.1]初来乍到
|
第1组线与第2组线之间本身存在耦合,只建1组线的端口的时候,另一组线没有对地50ohm端口的内阻特性,相当于悬空的,两组线都建端口的时候,另一组线不是悬空的,这种差异下第1组线耦合到另一组线的S21也是有差异,所以仿真结果有差异。
2 Y) e& r5 P6 i: t另外建端口不同,网格剖分也不一样,计算结果当然有差异。6 l2 U4 a7 F* g5 d0 |& j$ i
还有,两组同时做TDR,1组能量耦合到另一组并和另一组TDR叠加,这和单独做有差异也是正常的。
1 I6 A/ G( ~3 g' x8 q4 p# D8 c. ]以上误差一般都比较小,没有必要太关注。就像你为了加快仿真速度,把PCB切小块一样,本身就带入了误差。( w9 J. ?- n( F# z3 ?, q
, i$ V9 H, I6 p$ `' F8 ]理论上正确的做法:( _" O- p# k K" F" f
一组网络在仿真时,其他网络应该建端口一起提取S参数,串扰小的可以不考虑,或者切PCB后直接删除其他网络& b$ c( o" O. i7 K- M! H
在circuit界面里做TDR的时候,空闲的端口应该用该网络特性阻抗一样的电阻接地,避免悬空
5 g+ j4 r4 J k% \4 a- C
" k9 o* Q( g3 `$ u关于理论上要不要两组一起仿,个人认为没有必要,
6 L, ^( W. v p: x }首先前面说的,误差是必然存在的,这么小的误差可忽略,
" T5 Z, l! Q$ e- _; k我们在仿TDR的时候如果要考虑两组线同时工作,那为什么不一起考虑整个板子的所有网络都同时工作的情况呢,而且不同网络之间还不同步,是不是每一种同步情况都要做?那就会有无数种信号时差。同样是网络,难道同一类网络同时工作有串扰要考虑进去,其他网络的串扰就不是串扰?这显然不合理。说极端点,MIPI的CLK和Data之间有上升沿重合的情况,也有CLK上升沿和Data下降沿重合的情况,还有Data电压不变的情况,那是不是分很多种结果?而且CLK和Data之间的时差要不要引入?两组同时做但显然不可能CLK和Data同时发信号啊,做这么真实那已经不是TDR仿真了,而是时域仿真. e% o+ @$ g. \/ W3 U
TDR所反应出来的就是PCB自身的特性,工厂打板出来是什么样就已经是固定了,应排除外来干扰因素。 |
评分
-
查看全部评分
|