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via自动携带的backdrill的route keepout在哪里设定？ 4人参与	hn_cad_cwf 2020-3-4 12:09	5 592	dzkcool 2020-3-4 17:46
建封装的问题如图 1人参与	mjchen 2020-3-4 14:44	1 344	dzkcool 2020-3-4 17:45
关于电流的理解，请指点 1人参与	rikin8498 2020-3-4 15:05	1 350	dzkcool 2020-3-4 17:43
怎样将一网络创建成bundle然后让软件自动布这一组线 5人参与	剪刀石头布 2015-2-9 17:05	4 1701	脑洞很大 2020-3-4 17:11
Allegro如何设置大小格点 5人参与	wxsl711 2015-8-12 20:47	5 2077	caseytong1980 2020-3-4 16:35
PCB板沉金与镀金板的区别，还不明白的过来看看。 75人参与 ...2	T45524093 2010-1-27 15:55	15 2865	rikin8498 2020-3-4 16:04
求电源模块铺铜方法？ 3人参与	rikin8498 2020-2-26 19:07	3 480	caseytong1980 2020-3-4 15:59
基于Cadence的信号完整性仿真步骤 20人参与 ...2	kouzg@live.cn 2019-5-22 17:05	21 1553	caseytong1980 2020-3-4 15:59
导网表出现的错误，无从下手 5人参与	小碎步 2020-1-17 16:36	5 1167	小碎步 2020-3-4 14:52
ALLEGRO 画好的PCB如何将外框缩小，并删除走线和过孔 17人参与 ...2	sunmonth 2019-6-19 11:44	19 4646	LUlu619996 2020-3-4 14:04
cadence allegro 17.4的问题 2人参与	Csec 2020-3-3 17:16	3 657	dzkcool 2020-3-4 11:00
shape实心 2人参与	reign21 2020-3-3 15:16	2 405	這侽孓譙悴丶 2020-3-4 10:15
DDR内存颗粒下面的T点处这个如何关闭呢？ 7人参与	soswelcome 2019-6-5 13:47	10 975	培格 2020-3-4 09:58
allegro 部分功能在笔记本上显示不全 7人参与	lqf 2020-2-20 13:53	12 2658	lqf 2020-3-4 09:42
求助16.6 的update symbol 2人参与	大笨牛 2020-3-4 08:48	2 524	大笨牛 2020-3-4 09:15
allegro铺铜和过孔连到一起 4人参与	ppxxjh 2020-3-3 19:50	5 505	rikin8498 2020-3-4 08:43
via复制到焊盘中心 2人参与	街头梦想 2020-3-3 12:56	2 797	街头梦想 2020-3-3 20:34
pcb板上开槽怎么处理？就是6层板，1层开个槽可以看到第二层的线路。 19人参与 ...2	彦彦 2019-8-7 16:52	20 3040	chloeyee 2020-3-3 19:00
cadence16.6动态铜如何自动避让？ 4人参与	shinaide1821 2020-3-3 13:11	2 461	shinaide1821 2020-3-3 17:17
关于PCB板的热仿真 13人参与 ...2	wshna0221 2018-11-20 16:18	19 5599	xiaoxiaoya 2020-3-3 15:23
建立了一个Logo封装想导入Allegro但是点击place manually没反应，报错这句话，求解！ 2人参与	marchera 2020-3-3 13:22	3 477	marchera 2020-3-3 14:45
模块复用 3人参与	Noahyiyou 2020-2-29 15:38	4 571	zhw0804 2020-3-3 11:24
晶振两根线走线那个更优，为什么？ 74人参与 ...2 3 4 5	zhangjunxuan21 2014-8-20 11:38	74 18041	zhw0804 2020-3-3 10:42
PCB板框要求 7人参与	a2251247 2019-8-9 12:20	8 932	xiaoxiaoya 2020-3-3 09:56
allegro17.2电源/地赋电压值报错 4人参与	zsdgogo 2020-2-29 15:39	5 530	zsdgogo 2020-3-3 09:30