求助，PCIe链路必须Retrain才能跑到Gen3

gavinhuang

我们系统的PCIe链路示意图如下图所示；
1 g8 d" Q' e* ]% e2 v  U问题：每次开机或者重启后，通过工具可以看到CPU和PEX8724之间的PCIe链路是工作在Gen3的状态，但是PEX8724与下游的PCIe设备之间是工作在Gen1的，通过工具强制让PCIe链路重新训练（retrain）之后，PEX8724与下游的设备之间的链路才能工作在Gen3。


" {) ]/ ~) U" x, ~" U6 e2 C
有没有大神可以指导一二，非常感谢！

Jujianjun

PCIE的启动顺序是这样的：
1. PCIE 的root complex上电后，会先由LTSSM状态机开始检测
% t$ A: w8 G% m- `' F! c- S6 ]) F: ^2. 分别detect -> polling -> Config -> L0,这时候都是工作在2.5G
3. 进入L0后， 会进入recovery状态， 协商进入GEN2或者GEN3
4. 具体的状态图附图所示， 这部分比较抽象， 如有不明白的可以call我电话18621873572

gavinhuang

Nick.song 发表于 2018-7-19 10:47
請問"通过工具强制让PCIe链路重新训练（retrain）"這段敘述是透過什麼工具?
以及Downstream的Device是什麼 ...

6 C1 l2 k6 P1 t; l* q* S谢谢你的回答，以下是你提到的补充信息：
; N4 o/ q. M; J( Q) d; g* M
1、用类似于PCIScope的工具，PCIe switch有一个“Retrain Link”的寄存器位，这个位默认是0，强制改成1让链路重新训练；
2、Downstream的PCIe device，是M.2接口的SSD，PCIe带宽是x4的；
3、给到PEX8724和4个PCIe device插槽的是同一个source，都是从同一个Clock buffer出来的；
* q+ {5 T+ `+ ^+ }8 l4、Reset信号不是同一个source，以下是Reset信号以及PCIe信号的连接示意，Reset信号算是同源吧，因为FPGA接收到Reset信号后会立刻给PEX8724以及4个Device信号输出reset；
0 D/ ^* ]1 D0 B3 A$ v, N
: Z" Y& _* {% G' J如果怀疑reset信号的话，有2点说不通吧：
4.1、CPU和PEX8724之间每次都能正常工作到Gen3的，无论是开机还是重启，无需retrain，为何PEX8724和down device之间都需要retrain呢？
9 }6 l" T% o. r4 v- J4.2、把强制retrain的操作通过driver（驱动）装到系统上，开机之后强制retrain，都能工作到Gen3，但是如果此时将系统重启（重启时系统不会掉电，包括FPGA，此时FPGA将reset in直连到out、o1、o2、o3、o4管脚的），重启之后，PEX8724与down device之间又掉到Gen1了，为什么呢？
$ }+ y3 V$ R  K  q

0 e3 ?: s4 l5 a# D7 {1 W& y

gavinhuang

& ?/ R  r) S  T

Nick.song 发表于 2018-7-20 10:10
" j0 D2 X0 U6 K1 I# @2 w  m4 K初期我應該會做幾件事情.
8 [& r- J  e# n8 q' K4 x+ c  ]1.更換其他Device確認不是單一Device造成.
+ ?/ M0 u. }  J2 |2.量測Downstream PCIe 訊號.

谢谢你的建议
9 R. k: ?5 f3 I+ n. J1 a1、更换过其它Device，至少两块不同的M.2 接口的SSD，还更换过我们自己做的板卡，PCIe信号连到板卡上的FPGA，FPGA是支持PCIe 3.0的，这应该也算是了吧；
2、你说的量测Downstream PCIe信号是什么意思？通过设备直接量测接收端的PCIe信号吗？你是怀疑PCIe信号loss太大或者是信号质量不好吗？不过我们也没有设备可量测PCIe信号，小公司·······
3、我刚查了你说的PLX SDK，我第一次听说，是一个PLX官方的纯粹的软件吗？需要购买吗？需要搭配什么硬件才能用吗？能不能麻烦再稍微介绍一下你说的这个办法呢？4、刚刚试了，关掉ASPM没有用；

/ u# _$ U5 W  E" v  z
【更正】昨天我说的有一个现象说错了，现在更正一下，我们将强行改寄存器retrain的办法，通过driver装到系统上，开机后能正常工作到Gen3，重启后也没问题，但是如果系统进入睡眠状态，再重新唤醒的话会掉到Gen1。

Jujianjun

是不是有什么寄存器或者芯片的strap pin，在上电时把端口强制为Gen1 ?

Nick.song

請問"通过工具强制让PCIe链路重新训练（retrain）"這段敘述是透過什麼工具?
$ P5 C$ L: Z% y) M9 A; r2 i以及Downstream的Device是什麼裝置?
! F: H; c1 B: {Reset給PEX8724與PCIe device 是同一個source嗎?
Clock給PEX8724與PCIe device 是同一個source嗎?
可以再補充些資訊嗎?

gavinhuang

Jujianjun 发表于 2018-7-18 13:43
是不是有什么寄存器或者芯片的strap pin，在上电时把端口强制为Gen1 ?

: e% Y/ D- t. A: X( d谢谢你的回答。

PCIe switch的strap pin我确认过了，是强制为Gen3的，根据DATASHEET，直连到1.8V。

0 b8 \$ X5 _1 ^8 X
) }' M6 Y: M8 m; N3 d1 M+ Y/ w
8 {9 A/ Q! E! G' X% [, s3 N. s请问一下，有没有什么类似于日志文件的，能记录PCIe链路training的过程、结果？

Nick.song

初期我應該會做幾件事情.
1.更換其他Device確認不是單一Device造成.
' D8 _+ u3 d* [2.量測Downstream PCIe 訊號.
) M$ Q9 c  n- |+ {; m2 N5 e3.透過PLX SDK確認register是否有error訊息.
: r% H8 o) P* t' u
給你參考.

Nick.song

再補充一個,
可以關掉ASPM試看看.

Nick.song

2. Yes,確認是不是訊號品質太Margin導致降速,排除訊號品質的問題.如果沒有儀器只能先計算一下Total Channel loss看一下是多少dB.
3. 請參考 https://www.broadcom.com/products/pcie-switches-bridges/software-dev-kit
SDK可以在系統端直接透過in-band去access PLX chipset,但這需要license,請與FAE洽詢.

. S/ _$ g$ ]+ r9 ^' f4 `. x% Z$ ~更正這一個敘述,
是不是進入睡眠後你們的driver沒有再去修改Regiset,
只有開機時才有去修改.

ykwym

* [3 n& D0 e8 Z2 j
去改serdes的参数吧，PLX的serdes并没有那么的好。PLX有个文档讲怎么调serdes的，不过那文档不是人看的。。。。
: |9 P: U9 V5 G, B( i, ^) [

zymelo

谢谢无私分享

Jujianjun

gavinhuang 发表于 2018-7-20 11:18
谢谢你的建议
1、更换过其它Device，至少两块不同的M.2 接口的SSD，还更换过我们自己做的板卡，PCIe信号 ...

【更正】昨天我说的有一个现象说错了，现在更正一下，我们将强行改寄存器retrain的办法，通过driver装到系统上，开机后能正常工作到Gen3，

重启后也没问题

，但是如果系统进入睡眠状态，再重新唤醒的话会掉到Gen1。


! ?# x+ l% O4 J) {3 p% v4 b1 ]根据上面这段描述， 很大的可能还是因为上电时，switch工作在了gen1， 因为进入睡眠状态后，是不是在eletrical idle的情况下， switch又回到了上电时的状态 ？

% @) {; ]" }8 r% c" J5 e" d8 c
4 r$ k! D" B" u6 p; q  @) S另外LTSSM链路训练时，是没有日志文件的，除非用PCIE 协议分析仪， 来监控分析整个训练的过程
9 q5 M, \8 ~$ c, S2 j# C

gavinhuang

Jujianjun 发表于 2018-7-28 16:14
7 j: F, S& v* P/ Y【更正】昨天我说的有一个现象说错了，现在更正一下，我们将强行改寄存器retrain的办法，通过driver装到 ...

谢谢你的回答。
现在就是不知道为什么上电的时候会工作在Gen1，我们没有协议分析仪，无法监控分析整个训练过程；
, i9 X+ A9 ~/ p. k1、电源的时序测量过了，CPU发出reset信号之前，PCIe switch的几路电源早早就准备好了
2、更不可能是链路通道的信号质量问题，如果说是链路的Loss太大，为什么让链路重新训练（retrain）之后却又正常了呢？而且，训练时，因为链路loss降低速率应该是降到Gen2，能够降到Gen1，链路要差到什么程度了。
! D, p7 a( k0 V4 e9 f  e* q' N& Y

Jujianjun

gavinhuang 发表于 2018-7-30 10:16
3 _0 @/ H& O! ^, ^0 O2 {谢谢你的回答。
现在就是不知道为什么上电的时候会工作在Gen1，我们没有协议分析仪，无法监控分析整个训 ...

7 b# [0 x# H3 n5 f同意，根据现象看，应该不像是channel信号质量的问题：
; Y9 x% q% F1 M+ ]
提个建议：通过软件能把LTSSM开始训练的时间往后Delay一下吗？ 我不是很肯定训练状态机是否可以manual control，会不会时钟锁定有关联？ ^_^， 我瞎猜的。

谢谢
% B, O" ~" F1 m- a& J8 J