★★★ 大家一起评审PCB ★★★

黑牛

lwf19861111 发表于 2012-7-26 14:29
对于9根同层我想问一下是什么意思，因为我处理器是放top的，ddr是放bottom的，那走线必定会穿过层，能帮我 ...

) a$ L7 R6 d/ G6 I; ~9 `* J/ ?9根同层是指你所谓的9根信号要走在同一层，不管你IC是放哪一层的，如果走BOT9根就全部走BOT，即使是穿过层，也要同组的一起穿，也就是9根一起穿

  ~8 K! g5 |; [" j; w3 E' K. o另外3W原则是只信号线的线与线的间距要达到3倍的线宽，从线的中心与中心，线边缘与边缘是2W

lwf19861111

黑牛 发表于 2012-7-28 16:39
; c. C9 b" t9 [; R6 S" \: h! C9根同层是指你所谓的9根信号要走在同一层，不管你IC是放哪一层的，如果走BOT9根就全部走BOT，即使是穿过层 ...

, N) ?1 F) G& g7 e谢谢

lht-tz

都那么多年我还是没什么进步。请指点一下！！！！

flywinder

lht-tz 发表于 2012-8-11 11:17
$ _( s; `" v2 C1 C$ ^! [& m都那么多年我还是没什么进步。请指点一下！！！！

* \: ~0 d" B7 r- ^9.3打不开，不知道是不是用pads画的

lht-tz

flywinder 发表于 2012-8-11 15:11
4 |! S0 y2 f+ b% Y( M9.3打不开，不知道是不是用pads画的

% X0 H, b0 U# s3 I' H不好意思了  我的是9.4的  现在转asc了 PDAS-CH70.zip (125.11 KB, 下载次数: 394)

2012-8-11 23:27 上传

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flywinder

lht-tz 发表于 2012-8-11 23:27
不好意思了  我的是9.4的  现在转asc了

板子走线很整洁，给了一些自己的建议，你可以参考下
+ a3 W$ r- J2 X! V5 ?  C! N; E0 D
1.3v3网络走线建议加宽
, W9 ^: T1 W1 \$ }7 `+ v   
( C. A0 T$ \  u! O# {

6 S3 z! L$ p5 i, _2.锐角走线这种情况要避免
3 I9 q- C: o, e6 Y9 j5 o- ~  
. B) W6 G0 i9 e( X4 I   
" }+ [! N& j+ a6 x3 `

$ |% v8 _. i0 u' b4 O6 l% j3.GND建议加宽
   
. W" O  o7 @, N  K2 `! O

4.空间允许的情况下，这条线最好保持相同的宽度
   
+ H8 Q& G! q0 f
% Y/ F; b9 \) N7 {  |: M  I
4 B/ G( Z( |, i4 V+ ^# B5.平面分割最好保持规格的几何形状
" h3 |; \2 B8 h3 z. L( I   


7 k% U3 f2 W  z4 \0 M2 R  v5 n/ |6.板上空间允许，最好将E4移到分割区域内
# U" w2 _* r& u& P; M, y   
3 Y( e" l" e9 E2 A( k/ F

7.板上空白地方可以多打地过孔
9 E5 v7 O4 ?( ^( T   
: R3 z3 C0 I9 m9 _( x3 |- U) H. z
2 q/ {: U! e9 t) g4 o' O/ x; Y8.gnd跨分割平面了！
0 r) V# k# ]  i7 U   

lht-tz

flywinder 发表于 2012-8-13 08:52
板子走线很整洁，给了一些自己的建议，你可以参考下
% K2 `2 F3 B! |, l1 [- w
1.3v3网络走线建议加宽

感谢指导！我会改进的。还有其他问题吗？因为这块板的图像有点抖 主要是下面的芯片 ，因为布板前说上面的为主所以没顾及下面的芯片 所以下面的图像出现抖动！

zhangjinhe

拿二楼的板子练练手

YUANHUI217

请楼主有空帮我看看这块板，主要是DDR3走线部分现在的频率只能跑到360M正常来说是要跑到480M的，等长、平面分割也都做了还是这样，只有请教高手看是那的问题了，因为想急切知到问题在那还麻烦楼主能尽快帮我看看。谢谢！

jimmy

YUANHUI217 发表于 2012-8-22 08:40
" M/ ]8 [- P' {, q" e# X请楼主有空帮我看看这块板，主要是DDR3走线部分现在的频率只能跑到360M正常来说是要跑到480M的，等长、平面 ...

' b2 Y6 P/ F3 K* t


$ s$ G( m' q1 V5 Y+ `
& J2 F3 v% D2 v5 ~5 n6 b8 L; ?

7 m: w- J, v6 M' P7 c. L) f" J
% o$ S$ O. B. e" G/ N- W9 g- U

YUANHUI217

jimmy 发表于 2012-8-22 11:54

非常感谢jimmy大师这么快就回复我了{:soso_e113:} ，看了你的评审我有几个问题想问
1、您的第一个和第二个回复是不是有点茅盾？我是应该把REF模块放在中间还是靠近源端呢？
2、3W原则我也想满足但有时空间实在有限就只能妥协了。
. ?! q. t* Y& O- g7 V3、你说的差分对走线没有按规则走线这里我知道，这是为了达到等长的要求才这样处理的，如果两条线完全等距就没法满足等长要求了。
* v! y% a3 O2 Q2 D# Y! Q4、另外我最想问的就是关于数据线、地址线、时钟线的等长关系，数据线是组内等长他和时钟线地址线没有等长关系吧？而地址线是走T型拓扑从结点到两颗内存的距离也是等长的，是这样吧？剩下就是时钟线了，我现在就是不确定他要和数据线等长还是地址线等长，还请jimmy帮我解惑。
5、至于平面层被过孔分割太厉害也挺头痛的，地方就这么大又少不了要打这么多孔，真不知如何是好呀，不过还好没有割断的地方应该问题不大吧？
以上疑问还请jimmy大师在有空的时候回复一下。谢谢！
  d- j6 ^5 S$ |* c& @0 A
( T4 H3 _& j2 N! a# [
jimmy回复：
9 x4 X5 z+ ~6 x/ P+ x
% i8 ?/ ?5 c+ \6 A1，ref电源模块放在两片DDR的中间，供电不会一头近，一头远。

2，3W必须满足
6 O9 D7 ?# \. D7 ]) r5 M8 i
3，差分对必须满足差分走线规则
% \# W, v, ^; D+ ?
4，数据线自己等长。地址，控制和时钟等长，都走T形。数据与时钟线不用等长，长度不要超过1000mil就行。

% n, l) c* q1 X5，参考平面必须要完整，并且DDR2的线不能跨电源分割。跨分割会引起信号完整性问题。
0 f: R0 Y5 ?) M, Y* s9 d
4 S2 Z6 R: o( W打孔的时候注意孔与孔之间的间距。

shirly229

jimmy说的第一个问题靠近原端的是时钟差分线的两个电阻R37和R36应该靠近CPU放置吧
2、我觉得对于差分线一定要先走好，特别是时钟差分线，因为你的地址线数据线的等长都是依据时钟线的，如果你的时钟线都有问题，整个DDR是没法用的，重点是你的时钟线没有包地啊，没有空间铺铜，总该要走地线包一下啊
- ^3 g% M& W' I3、对于差分线的等长，首先是等间距，然后想办法在差分线的原端或者末端对短的一根线绕线，这样就避免了不等距
# ~9 W) N6 U/ c5 p% Y4、每个ddr的等长要求是和CPU的要求有关的，如果CPU没有要求，一般是地址线和数据线与时钟线的等长误差在+/-200mil
8 `6 ^- Z: p- J1 p# _4 a+ s5、对于割断你可以将过孔错开打啊，或者两个孔两个孔稍微分开有铜铺过，三个也可以一组啊
! b9 ~( F: F- m3 H, p$ i/ y我的建议就是上面的

YUANHUI217

谢谢JIMMY大师的即时指点，下一版改板就从这几个方面入手了，希望能药到病除
另外我再想请教一点就是关于REF电源的工作电流是比较大吗，为什么走线要求这么大？因为我看原理图上的分压电阻都是K级的算下来电流也不过MA级呀？问题可能有点低级，见笑了

YUANHUI217

shirly229 发表于 2012-8-22 16:44
jimmy说的第一个问题靠近原端的是时钟差分线的两个电阻R37和R36应该靠近CPU放置吧
) ]9 \3 S- r( Y2、我觉得对于差分线一定 ...

. o  H+ _& B3 i( _: @% x没错，我是误会的JIMMY的意思，谢谢你的指正。也谢谢你的耐心分析，都收下了{:soso_e181:}

丁响820425

却钱啊啊啊 啊