★★★ 大家一起评审PCB ★★★

黑牛

lwf19861111 发表于 2012-7-26 14:29
对于9根同层我想问一下是什么意思，因为我处理器是放top的，ddr是放bottom的，那走线必定会穿过层，能帮我 ...

9根同层是指你所谓的9根信号要走在同一层，不管你IC是放哪一层的，如果走BOT9根就全部走BOT，即使是穿过层，也要同组的一起穿，也就是9根一起穿
, G& b" H' W* W- |2 u! S
另外3W原则是只信号线的线与线的间距要达到3倍的线宽，从线的中心与中心，线边缘与边缘是2W

lwf19861111

黑牛 发表于 2012-7-28 16:39
' g- k$ r( W2 Z! M' K0 w8 z, b$ o9根同层是指你所谓的9根信号要走在同一层，不管你IC是放哪一层的，如果走BOT9根就全部走BOT，即使是穿过层 ...

; C; v& V3 c, F' S谢谢

lht-tz

都那么多年我还是没什么进步。请指点一下！！！！

flywinder

lht-tz 发表于 2012-8-11 11:17
# k2 a; L7 K$ H/ C都那么多年我还是没什么进步。请指点一下！！！！

9.3打不开，不知道是不是用pads画的

lht-tz

flywinder 发表于 2012-8-11 15:11
- n5 c5 u0 U8 L, [( C9 M9 }9.3打不开，不知道是不是用pads画的

6 Z5 U) [* g8 R不好意思了  我的是9.4的  现在转asc了 PDAS-CH70.zip (125.11 KB, 下载次数: 394)

2012-8-11 23:27 上传

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flywinder

lht-tz 发表于 2012-8-11 23:27
7 R0 d# P3 Q8 s5 A: u- ~不好意思了  我的是9.4的  现在转asc了

板子走线很整洁，给了一些自己的建议，你可以参考下

# @. G2 q8 x2 ]8 {/ q1.3v3网络走线建议加宽
   

0 b& w* _" g: P: H+ b7 K- \
2.锐角走线这种情况要避免
. W* I  l1 s6 V' q4 \! {  
6 i9 Q' E, m( v9 w  [* Y   
5 L! l. q. k: E0 e2 M

3.GND建议加宽
+ ?# j. t1 T. `8 ~   


: ^& ~8 }9 a# p2 V- m4 h2 E: K4.空间允许的情况下，这条线最好保持相同的宽度
8 S" c( ^6 B9 R   
$ l8 r  s$ K+ X; y. J3 v

  a( L' C- A5 `: W5.平面分割最好保持规格的几何形状
   

: J3 v- i& [7 Y: J' K. h
% p. j( d  v5 z& }6.板上空间允许，最好将E4移到分割区域内
   
4 g, n- ~1 y" g6 R, u0 E3 ]

% I6 H/ r5 f3 A7.板上空白地方可以多打地过孔
   
9 X  w! c" g4 L. g. S0 J! k  d
# S; X% |4 [+ T- V. \9 Z! [8.gnd跨分割平面了！
   

lht-tz

flywinder 发表于 2012-8-13 08:52
5 W. _, g2 c2 r* T; E* G9 }板子走线很整洁，给了一些自己的建议，你可以参考下
6 o" D) o2 b- H/ D% d+ M
1.3v3网络走线建议加宽

# Y+ Q& a; ^) M+ V# l; K( A感谢指导！我会改进的。还有其他问题吗？因为这块板的图像有点抖 主要是下面的芯片 ，因为布板前说上面的为主所以没顾及下面的芯片 所以下面的图像出现抖动！

zhangjinhe

拿二楼的板子练练手

YUANHUI217

请楼主有空帮我看看这块板，主要是DDR3走线部分现在的频率只能跑到360M正常来说是要跑到480M的，等长、平面分割也都做了还是这样，只有请教高手看是那的问题了，因为想急切知到问题在那还麻烦楼主能尽快帮我看看。谢谢！

jimmy

YUANHUI217 发表于 2012-8-22 08:40
9 K2 K: u5 ]( [. {请楼主有空帮我看看这块板，主要是DDR3走线部分现在的频率只能跑到360M正常来说是要跑到480M的，等长、平面 ...

0 F5 Q9 W) R" W! x# l
' O7 D* s+ F. k# g: `0 [

YUANHUI217

jimmy 发表于 2012-8-22 11:54

' Q+ v* _) a( k- B1 X
1 G" A- o8 b% o( J非常感谢jimmy大师这么快就回复我了{:soso_e113:} ，看了你的评审我有几个问题想问
# H- ], |7 l7 i( s/ H1、您的第一个和第二个回复是不是有点茅盾？我是应该把REF模块放在中间还是靠近源端呢？
2、3W原则我也想满足但有时空间实在有限就只能妥协了。
3、你说的差分对走线没有按规则走线这里我知道，这是为了达到等长的要求才这样处理的，如果两条线完全等距就没法满足等长要求了。
4、另外我最想问的就是关于数据线、地址线、时钟线的等长关系，数据线是组内等长他和时钟线地址线没有等长关系吧？而地址线是走T型拓扑从结点到两颗内存的距离也是等长的，是这样吧？剩下就是时钟线了，我现在就是不确定他要和数据线等长还是地址线等长，还请jimmy帮我解惑。
5、至于平面层被过孔分割太厉害也挺头痛的，地方就这么大又少不了要打这么多孔，真不知如何是好呀，不过还好没有割断的地方应该问题不大吧？
以上疑问还请jimmy大师在有空的时候回复一下。谢谢！
1 L9 `. q6 d! @9 A5 \7 G
" S, r) r* e# ]% {
# |/ ?. Q3 t- `) kjimmy回复：
2 J3 W' Z& ^/ D  e
7 x* K4 F5 v# {) N1 \: A! ~1，ref电源模块放在两片DDR的中间，供电不会一头近，一头远。

; m% Y# S( E) i% |6 Q* V2，3W必须满足
0 v# P4 N3 x- T" e9 ?9 F
2 H6 X  \# |: M/ {9 I- _# ]) Q3，差分对必须满足差分走线规则

4，数据线自己等长。地址，控制和时钟等长，都走T形。数据与时钟线不用等长，长度不要超过1000mil就行。
# v( ?' D# R. u! |7 s4 a5 j( K
! z. a8 m' }( F9 `3 |) x4 N0 r8 C5，参考平面必须要完整，并且DDR2的线不能跨电源分割。跨分割会引起信号完整性问题。
: Q7 x4 ~2 A- R' ?! Z; z
打孔的时候注意孔与孔之间的间距。

shirly229

jimmy说的第一个问题靠近原端的是时钟差分线的两个电阻R37和R36应该靠近CPU放置吧
2、我觉得对于差分线一定要先走好，特别是时钟差分线，因为你的地址线数据线的等长都是依据时钟线的，如果你的时钟线都有问题，整个DDR是没法用的，重点是你的时钟线没有包地啊，没有空间铺铜，总该要走地线包一下啊
3、对于差分线的等长，首先是等间距，然后想办法在差分线的原端或者末端对短的一根线绕线，这样就避免了不等距
4、每个ddr的等长要求是和CPU的要求有关的，如果CPU没有要求，一般是地址线和数据线与时钟线的等长误差在+/-200mil
* Y) j' r8 ?/ X2 q5 ~7 ~) s4 H5、对于割断你可以将过孔错开打啊，或者两个孔两个孔稍微分开有铜铺过，三个也可以一组啊
我的建议就是上面的

YUANHUI217

谢谢JIMMY大师的即时指点，下一版改板就从这几个方面入手了，希望能药到病除
另外我再想请教一点就是关于REF电源的工作电流是比较大吗，为什么走线要求这么大？因为我看原理图上的分压电阻都是K级的算下来电流也不过MA级呀？问题可能有点低级，见笑了

YUANHUI217

shirly229 发表于 2012-8-22 16:44
jimmy说的第一个问题靠近原端的是时钟差分线的两个电阻R37和R36应该靠近CPU放置吧
2 z) X0 o% a! e3 k2、我觉得对于差分线一定 ...

. j: d6 V9 I$ k9 J' h# y" R没错，我是误会的JIMMY的意思，谢谢你的指正。也谢谢你的耐心分析，都收下了{:soso_e181:}

丁响820425

却钱啊啊啊 啊