★★★ 大家一起评审PCB ★★★

jimmy

0 N( D& B8 z* P! b+ ?; T近段时间，发现很多“童鞋”都将自己的设计作品或电脑里面珍藏的作品，

1 C. d) _; C- |以及国外流传回来所谓的“牛人的作品”放在论坛上，然后请各路好汉发表意见和检查。

为了方便大家交流，特开此贴。

如果您对自己的作品精益求精，希望别人拍砖块；
9 M6 {! f6 \8 }7 {2 ^
或者您对自己的作品没有信心，希望别人吐唾沫；（古代丐帮传说，别人吐得越多就代表越爱你）
6 W" }+ R1 C& D$ V
就将您的作品发上来吧。

, H0 z& o" G) d
注意事项:

（1）PCB格式必须是pads格式(最高接受pads9.5.1版本）。
2 i4 u: o9 T( f0 r( D（2）附件文件必须是已经100%布通率和没有短路的，没有最终完成的PCB文件不予检查。
（3）需提供：原理图+PCB 。可以设置密码，然后将作品发到我的个人邮箱：26005192@qq.com（个人评审后将进行删除）
（4）此活动纯属公益性质，由于个人时间有限，不能保证及时回复。
) v- ~9 g# `- u* p- |1 Q9 S（5）检查结果仅供参考，不涉及追责。
( Q4 |% s- C# O  O  x（6）本贴只评审PCB，不回复任何软件操作/设计类的问题。（7）每个ID每个季度只限评审一款PCB
4 x" x( U% W7 Z4 \% f
软件操作/设计类的问题可到这里交流：https://www.eda365.com/thread-70863-1-1.html
& u' D) O/ P* R4 L- T; X! H  T! H

warmly

8 H8 R0 W- {' X- A
我是版主jimmy的徒弟，这是我对你的"新建文件夹"中1.pcb板子的评审！
1 ^! T, K; W4 m* }: ~; i2 m) b
) I0 ~1 K2 z2 U: @: ?* j) s2 J
" m0 `% o, v- r

wxl925026228

20140218.rar (158.15 KB, 下载次数: 344)

2014-2-18 15:10 上传

点击文件名下载附件
下载积分: 威望 -5

，pads9.3画的

Larry_11844

2 f$ a0 n+ f( d. I& Z7 {; Z  [4 j( x+ w

amwjlje 发表于 2013-12-23 21:35
4 [: [, K. m) h文件之后上传了    大家来看看     找些错误吧

( \3 ?3 Y# N0 T0 @; }看了下，整体画的还算可以，下面是我个人的意见，有些问题，我只截了一个地方，其它地方还有很多

klend

请哪个有空的帮忙评审下这个pcb好吗？

没有答复哦？？？

yijiancc

本人新手，以前一直画2层板。现在想学习下468层的。
# i4 {4 [8 {- j# Y找了个简单的排线来画四层板。因空间有限，三层有走线。
求各位指点下。
! C$ A/ m: U1 N0 C8 I9 P2 Z) y另外：请教下power怎么区分 （5、3.3、1.8） ；GND如何保持完整性？（AGND DGND  GND怎么分区）

YUANHUI217

( ~6 m4 r) R8 m) v" h) p+ I& z$ u" e

jimmy 发表于 2012-8-22 11:54

非常感谢jimmy大师这么快就回复我了{:soso_e113:} ，看了你的评审我有几个问题想问
1、您的第一个和第二个回复是不是有点茅盾？我是应该把REF模块放在中间还是靠近源端呢？
( X) p1 O8 `* m9 [6 s6 ~4 t' o1 }2、3W原则我也想满足但有时空间实在有限就只能妥协了。
: G! P  N$ i# Z' O8 G3、你说的差分对走线没有按规则走线这里我知道，这是为了达到等长的要求才这样处理的，如果两条线完全等距就没法满足等长要求了。
( a) \) v9 p0 J# r+ L( R8 C4、另外我最想问的就是关于数据线、地址线、时钟线的等长关系，数据线是组内等长他和时钟线地址线没有等长关系吧？而地址线是走T型拓扑从结点到两颗内存的距离也是等长的，是这样吧？剩下就是时钟线了，我现在就是不确定他要和数据线等长还是地址线等长，还请jimmy帮我解惑。
# R2 c5 b/ L, ?' _2 q5、至于平面层被过孔分割太厉害也挺头痛的，地方就这么大又少不了要打这么多孔，真不知如何是好呀，不过还好没有割断的地方应该问题不大吧？
2 k" q2 g" O/ i3 u+ N以上疑问还请jimmy大师在有空的时候回复一下。谢谢！
0 B5 V! M. q; I. q1 f( }

4 M: ~# ~, U: A) Y" fjimmy回复：

/ a2 L4 j+ B# J. R' M1 @9 H1，ref电源模块放在两片DDR的中间，供电不会一头近，一头远。

2，3W必须满足

1 G! |9 m! }; D; T) ]$ {  ~7 K3，差分对必须满足差分走线规则
2 F/ P5 E2 A% L( [. K' P
4，数据线自己等长。地址，控制和时钟等长，都走T形。数据与时钟线不用等长，长度不要超过1000mil就行。

5，参考平面必须要完整，并且DDR2的线不能跨电源分割。跨分割会引起信号完整性问题。

打孔的时候注意孔与孔之间的间距。

黑牛

lwf19861111 发表于 2012-7-26 14:29
对于9根同层我想问一下是什么意思，因为我处理器是放top的，ddr是放bottom的，那走线必定会穿过层，能帮我 ...

9根同层是指你所谓的9根信号要走在同一层，不管你IC是放哪一层的，如果走BOT9根就全部走BOT，即使是穿过层，也要同组的一起穿，也就是9根一起穿

另外3W原则是只信号线的线与线的间距要达到3倍的线宽，从线的中心与中心，线边缘与边缘是2W

与你同行

支持老大！

与你同行

老大：
! H1 Q' ^* z, k9 h# S       请问这个文件如果我想把DDR3和主芯片部分的线路复制到另外一块PCB板中应该怎样操作？听说DDR和主芯片部分的线路是可以拷的。但不知道怎样弄的。烦请指点。谢谢！附件中有原理图和PCB。

dzwinner

与你同行 发表于 2012-6-8 15:37
老大：
, n1 C2 e* y) h5 A0 G  [       请问这个文件如果我想把DDR3和主芯片部分的线路复制到另外一块PCB板中应该怎样操作？听说DD ...

( [7 |6 ]3 J! @# }1 a8 \. C保证该部分电路位号，网络一样的情况下，用reuse功能可以实现你的目的！

dzwinner

dzwinner 发表于 2012-6-8 16:22
保证该部分电路位号，网络一样的情况下，用reuse功能可以实现你的目的！

6 U. f7 v# e$ d8 Q; V你的DDR我看了，地址线都没有等长，没问题吗？

wp520

给力，快快把你们DDR2 DDR3的板子拿出来晒晒呀，还没见过咧！

dengzs2008

期待期待

dengzs2008

那位同志，将与CPU、DDR相关的所有东西选中（不管是元件、线路、还是过孔只要相关就选上），然后reuse，reuse后，打开一个新的PCB（假设为PCB1），设置层后将reuse导入到这个新的PCB中,然后将你的原理图（原理图的位号和网络与reuse的一致）网络表导入到一个新PCB中（假设为PCB2），将PCB1和PCB2做比较，生成ECO文件，然后将ECO文件导进PCB2中。大功告成！！！！！！！！！

xlows_2009

关注jimmy 很久了，这下又出手了,支持

xdb2724678

又是一个重磅炮弹,膜拜中.

与你同行

感谢各位前辈的指导，我试下。有问题再向各位请教。

风冰子

支持

PADS爱好者

不错，支持！

wang525@

那位大侠是怎么一下子就看出地址线没做等长的啊

297469214

为jimmy顶上