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Allegro 22.1 對舊板相容性. 6人参与	aarom 2022-10-21 13:49	7 929	liuli88 2022-11-3 14:06
请教allegro里怎么查看未连接的网络啊？ 4人参与	tangqianfeng 2022-11-3 10:08	4 681	天净沙秋思 2022-11-3 13:46
请教routekeepout可以排除某些网络在内部走线而不约束吗？ 3人参与	tangqianfeng 2022-11-3 10:36	2 278	tangqianfeng 2022-11-3 12:35
allegro里如何对重叠的铜皮或原件进行循环选择 7人参与	DIY民工 2016-11-10 22:15	7 1521	dzkcool 2022-11-3 11:30
有没有人做过ASAAC的板子啊？ 3人参与	鱿鱼1 2013-11-18 16:13	3 840	dazuliuk 2022-11-3 10:59
如图，走线与铜皮报错，DRC检查也消除不了，铜皮不能避让怎么解决呢。求解答 5人参与	不必下江南 2022-10-31 18:04	10 345	小七夜 2022-11-3 10:08
请教各位大神， allegro 差分对与差分对之间的间距如何设置？ 10人参与	Roof0102 2022-10-27 11:04	10 482	小七夜 2022-11-3 09:57
DFM可以不同板拼版吗 6人参与	风车车等风 2022-10-31 17:48	5 334	qinhappy 2022-11-2 14:27
在cadence allegro中,copy不了Via,提示E- (SPMHGE-223): Illegal column spacing. ... 4人参与	chanfu 2022-11-2 11:20	4 544	lahhse 2022-11-2 14:10
cadence16.2 PCB入门中文学习教程 9人参与	stillnesslx 2022-9-7 09:02	9 468	234500317 2022-11-2 13:56
17.4的版本，出图的时候发现有背钻有exlusions 2人参与	henglin 2022-10-28 13:45	2 286	henglin 2022-11-2 11:38
求高手指点：PowerSI中修改走线宽度 3人参与	godgyan 2022-11-1 16:49	6 542	godgyan 2022-11-2 11:13
怎么设置过孔在散热焊盘上不报DRC呢？ 17人参与 ...2	雷子 2015-12-4 09:15	18 2642	句点608 2022-11-2 09:55
allegro package designer如何load skill? 3人参与	恋空skyloving 2022-10-31 17:55	5 341	恋空skyloving 2022-11-2 09:47
如何实现shape对不同层的焊盘避让(void) 17人参与 ...2	zhuyt05 2022-3-2 16:37	17 1364	godgyan 2022-11-1 17:23
allegro 16.6每次重启电脑后，以前设置的pad，dev的路径就没了？ 2人参与	BGo 2022-11-1 15:58	2 282	dsgh 2022-11-1 17:16
Allegro 16.3不显示网络大家是怎么布局的？ 4人参与	Roof0102 2022-11-1 13:49	4 278	Memory00 2022-11-1 14:50
altium designer PCB文件导入到 cadence 中出现问题，超出区域，部分连接网络错误 4人参与	air888 2022-10-31 16:40	4 370	my3802132 2022-10-31 20:19
allegro中 ddr等长设置及绕线的步骤？ 5人参与	chanfu 2022-10-31 13:52	4 604	MrL1 2022-10-31 15:07
请教一下，在层次电路图中，有多个package的封装，要怎么样能指定组合呢？ 1人参与	tangqianfeng 2022-10-31 10:38	1 242	Jame33 2022-10-31 14:41
allegro17.4 打开3D问题 2人参与	superfamale 2022-10-28 19:29	2 357	dzkcool 2022-10-31 10:27
MT7620A Layout design comment 8人参与	yinghua2183 2019-4-13 12:26	8 758	intrepid 2022-10-31 09:52
请问射频模拟信号走线粗些好还是细些好？谢谢 3人参与 ...2 3	matice 2008-8-4 14:13	30 8045	benbenxia 2022-10-31 03:08
cadence16.6中为什么不能创建总线呢？ 5人参与	chanfu 2022-10-28 13:11	5 277	茫然若离 2022-10-30 10:58
设计单位mil mm 7人参与	language 2022-10-20 16:44	7 386	evaku 2022-10-29 19:44